7/13 から上映開始だったので観てきました。
概ね分かりやすいエンターテインメント作品で、シリーズに特別思い入れのない人でも軽薄に楽しめる作品だったと思います。
今作ではあの初代ジュラシックパークとジュラシックワールドのあったイスラヌブラが火山活動によって致命的なダメージを受け、そこから恐竜を助け出したはずが……というストーリです。
前作のラストでモササウルスに食べられてしまったインドミナス・レックスの骨を回収する怪しい団体の活動で映画はスタート。
前作、「雨のシーンがない」という（数少ない）不満に応えるかのように、これでもかと雨が降っています。
前作、マスラニ社の財務を担当していたクレアは今や恐竜を守る団体の理事でしたが活動は暗礁に乗り上げていました。
イアン・マルカムの証言で、国はイスラヌブラの放棄を決定したからです。
これに対してロックウッド財団の代理人ミルズから資金提供の申し出があり、クレアはオーウェンを連れてイスラヌブラに乗り込みます。前作のラストで自然に帰っていったラプトルのブルーを保護するためです。
前半のシーケンスは、まぁまぁよくできてました。
イスラヌブラがジュラシックパークの陰の主人公と言い切る僕のような人間からすれば、イスラヌブラの破壊は痛ましく、恐竜たちの第二の絶滅はとても悲しいものでした。
なので、観に行く価値はあります。
迫りくる炎と煙の中、立ち尽くすブラキオサウルスの姿は自分で観ないと意味がない。
これは観るべき映画です。
しかしながら、素晴らしい二時間を過ごせる映画かと期待すると、そこまでのものではありません。
個人的な感覚では、まあまあ面白いけど、大嫌いな映画です。
後半のクソっぷりでもって前半の素晴らしさが色あせるわけではないので、平均的な点数を付けることは好きではありませんが、「詰め込み過ぎた」「おかげで編集もクソ」というところは明らかに製作の落ち度ですんで、少し厳しめにしてもいいでしょう。
前作ジュラシックワールドを 100 とすると本作は 55 かいいとこ 60 です。今後字幕版を観たらちょっと上がるかもしれませんが、おそらくそれ以上にはなり得ません。
素晴らしい前半にも、落ち度は多く、話が頭に入ってこないくらいには目立ちました。
しかしながら、初代ジュラシックパークを 100 とした場合のロストワールドは 25 くらいなので、それから比べれば大躍進であります。
いいですか。ロストワールドよりはマシです。
本作は、ロストワールドの精神的続編、オマージュでありながら、ロストワールドを超えた。
それは大いに評価すべきポイントだと思っています。
素晴らしい点は
*ブルーがかわいい(設定がブレてる気がするけど)
*ラプトルたちが尊い（捏造気味であるけれど）
*ブラキオサウルスが泣ける
*ティギー(パキケファロサウルス)がいい味出している
*荒ぶるイスラヌブラが壮大
*モササウルスはやっぱり最高
*ある意味原作のラスト（の状況）に一番近い
とまぁ、結構あるんです。
ロストワールドの精神的続編と言い切る理由はいくつかあります。
イスラヌブラの外に恐竜が出ること、イアンマルカムが登場すること、(マルカムではないが)娘との関係性が描かれること、暗いシーンがとても多いこと、恐竜ハンターが活躍すること、コンプトゥソグナトゥス、パキケファロサウルスが登場することなどです。
で、ここからネタバレです。
まだみてない人は見ちゃだめですよ。
といっても本作、ストーリーライン上別に隠さなきゃいけないことはそんなないと思いますけどね。
くだらない話なんで。
ここからネタバレです。
本作は、あのイスラヌブラが噴火で崩壊するということで、まぁ、観る前からあまり高い期待はなかったのですけど、それにしても酷いなーと思うのでいくつか書かないと気持ちの整理がつかない。
まずオープニングが酷い。
荒れ狂う海なのにやったら綺麗な海底を、今時珍しいくらいわかりやすい CG の潜水艇が進んできます。
このシーン、こんな尺使う必要あったんですか。
それで地上。荒れ狂う海の迫力は良し。雨も良し。
地上のチームを狙う T-REX の影。まぁ、お約束ですね。
でもこのティラノサウルスは、音もなく一瞬で背後まで距離を詰めてきます。
お化けじゃないんだから。せっかくの巨大な恐竜なのに実在感皆無。
ヘリコプターで逃げるところも、 3D 映画ってことを全く無視した細かいカット割りで何だろうなって思いますよね。
それで仲間を食われたチームメンはまるでアホみたいなオーバーアクト。
初代ジュラシックパークのオープニングの現地作業員を見習ってください。
ガム食いながら、ラプトルの檻を見ているだけなのにあの緊張感。
湾から逃げるモササウルスだけが素晴らしかった。
前半のイスラヌブラのシーンは大体素晴らしいんですが、あちこちおかしなところがあります。
ザックたちの乗っていたジャイロスフィア以外は全部基地に戻っていたはずなのに、なんであの平原に一台だけあったのですか。
ザックたちのはインドミナスに壊されていたはずです。あんなところに、気密性を維持したジャイロがあるのはおかしいですよね。
ブルーを確保した現場にあったひっくり返った初代のランドクルーザーもちょっと微妙ですよね。
まぁ、細かいところに目を瞑れば、良かったです。
特に第二の絶滅に瀕した恐竜たち。炎に巻かれ、船を見送るブラキオサウルス。
あんなに大事にしていたラプトルを撃たれる絶望感。
輸血シーンも、ジュラシックパークらしさがありました。
しかし後半、舞台がロックウッド邸になると話は大きく変わります。
前作は T-REX をベースにしたインドミナスが登場しましたが、今作はラプトルをベースにしたインドラプトルが登場します。
あれ？ でもインドミナスは T-REX がベースじゃなかったし、むしろラプトルに近かったはずでは？
今作のインドラプトルは、ブルー達が忘れてしまった狡猾さを持った殺戮マシーンです。
が、このインドラプトルがまた実に、良くない。
インドミナスは走って良し、撃たれてよし、食って良し、食われて良しの最高のパフォーマーでした。
前にも言いましたが、ただ居るだけで絵になる。
コミュ障で食事のマナーもなってないとか酷い言われようでしたが、アイツはヒース・レジャーのジョーカーに匹敵する最高のヴィランでした。
インドラプトルはだめです。
まずラプトルの癖に図体がでかい。シルエットは不気味でとてもいいが、活躍する場が狭い。
笑うシーンがありますが、殺戮マシーンの癖に、何のために表情筋発達させたんですか？
SF としても成立してませんよこんなの。
まぁ、映画館で観客にはウケていたので、エンタメ作品としたら良いのでしょうが、僕は許せません。
動きや狙いも、何がしたいのかさっぱりわからず、ただ製作サイドの都合であっち行ったりこっち行ったりしていて、ただ不気味な舞台装置としてのみ存在していましたね。
あんなに暴れたのに結局戦果は、ケンと地下オークションの関係者四名くらい。 2800 万ドルが聞いて呆れる。
インドミナスは、ただ食い散らかした痕跡を見せるだけで、サトラー教授のコスプレをしたクレアの SAN 値を 20 くらい削る迫力があったというのに。
本作はシリーズでは珍しく人体損壊描写がありましたが、どういうわけか例によって流血はなかったですね。
インドラプトルの鉤爪が刺さってクレアが微妙に怪我するシーンがありましたが、何ですかね、あれ。何か重要なシーンだったんですか、あれ。笑いそうになりました。
ロックウッド邸でのインドラプトルとの追いかけっこは、本来もっとスリリングになって然るべきシーンですが、まったく退屈でした。
前半にロックウッド邸のシーンが少なすぎます。特に外観で、尖塔がどこにあって中庭がすごく高いとか、博物ホールの天井がどうなっていて、メイジーの部屋がどこにあってエレベータとの位置関係がどうとか、それを知っていたら、このシーンはもっとスリリングになったろうに勿体ない。
例えば監督がフィンチャーだったら、絶対そういうとこ効果的に見せるじゃないですか。
本作はまるっきり場当たり的で散発的。
恐竜たちも、どっから出てきたとか、どこに入ってた？とか、そんな疑問ばっかり気になって内容に集中できない。
とにかく雑。
インドラプトルの最後も、意外性の全くない雑な死に方で逆に驚いた。
ここはティラノサウルスの代わりにブルーが活躍しますんで、良しとしたい。
シリーズにおける、ラプトルの攻撃にはある法則性があって、基本的に味方よりも人数の多い敵は襲わないということです（ロストワールドあたりで若干怪しいとこもあった気がしますが）。
だからブルーが果敢に戦ったことは意外ではないものの、飛び掛かる姿には胸に来るものがありましたね。
ロストワールドで回し蹴りを食らってノビていたあの間抜けな生物ではない！
そして物語の終盤、謎だったメイジーが活躍します。
唐突に漏洩した青酸ガス（説明なし。キルスイッチとして用意されたもの？）によって地下の恐竜たちが全滅するかどうかという手に汗握るシーンで、メイジーがある決断を下します。
理由は、彼女がクローンだったからです。
前作ではインドミナスの遺伝形成がサイエンスミステリであり、歯の数が合わないという一点突破によってティラノサウルスの加勢をとりつける決断につながるという太いストーリーラインがありました。
今作では、ロックウッドの孫、メイジーの出生の秘密がミステリでありましたが、 まぁ、ぶっちゃけ彼女は事故死した母親をオリジナルとした、クローン人間なのです。
で？
っていうところなのですが、それがここで彼女の判断に影響するわけです。
彼女は恐竜も同じクローンであると言います。
……で？
観客は誰も、遺伝子技術によって復活した恐竜をクローンだと思ってないでしょうよ。
クローンだとかどうでもよくて、ただの生き物と認識してるからラプトルの兄弟がかわいく、第二の絶滅があんなにも悲しかったのです。
我々は遺伝子操作されたインドミナスさえ受け入れました。クローンだとかどうでもよくないですか？
ねぇ脚本の人？
今そこを強調して何になります？ メイジーにしても自分がクローンだって、ついさっき世間話のついでにポロっと漏らしたのを聞いただけなんですよ？
ここが、本作の最大にして最悪の致命的なミスです。
なんでこう雑なんでしょうか。思えば本作、パンフレットもなんか変です。
「ヘンリー・ウーを演じた B.D. ウォンのインタビューによれば、彼の中ではインドラプトルは未完成のままなんだ」ってスタッフの証言がありますが、ヘンリー・ウーは劇中で何度も「インドラプトルは未完成だ」って主張しています。
心中どう思ってるかなんて関係ないです。はっきりセリフになってるじゃないですか。
ちゃんと脚本読んで、内容理解して作ってます？
そして、今まで「マッドサイエンティストではない」、科学者としてシリーズに登場してきたヘンリー・ウーも、人間に殺されてしまいます。
最後にウーは唐突になんかのスイッチが入って、マッドサイエンティストの一面を覗かせます。
今まで実利を求めるリアリストとしてふるまってきたのに、最後にブレブレになって、特に意味なく人の手にかかって死ぬ。何でしょうね。せめて恐竜に食われろ。
脚本のやっつけさ加減がありありと伝わるワンシーンでした。
まぁ、もっとも本当に死んだかどうかなんてわかりゃしないですけどね。
そういえばインドミナスの骨を使った兵器転用計画はどうなった？というと、これはティラノサウルスに踏みつぶされて文字通り蹴散らされてしまいます。本当にオープニングのシーン、必要だった？？？
こうして悪党はみんな死んで、恐竜たちは野に放たれていきます。
サーファーの間から、波間に映るモササウルスの影は、今作屈指の素晴らしいシーン。
荒野を見下ろすブルーも大変感動的。
ロストワールドでも恐竜は本土に来ますが、最後はハモンドの厚意によって返されます。何と厚かましくて押しつけがましい最後でしょうか。
それに比べりゃずっとずっとマシな最後です。
原作ジュラシックパークの最後には、島から脱出した二頭のラプトルについて触れられます。
パークの恐竜たちは、必須アミノ酸のリジンを生成できないキルスイッチを組み込まれたせいで、人間が島を放棄したことで第二の絶滅を迎えるのですね。
ところが、二頭のラプトルは外部からリジンを自力で補給し、強く生きる道を見つけてゆくというストーリーでした。
第二の絶滅、それでも恐竜たちは生きる道を見つける。
ハモンドもヘンリーも死亡、マルカム死亡（実は生きていた）、傲慢な人間たちは全員死亡。（といっても原作のヘンリーは主任研究者じゃないし、犠牲者サイドに立って結構健闘したような気がするけど、映画では完全に傲慢サイドに振られていた）
これがジュラシックパーク原作の描いた姿です。
本作は、とんでもなく雑なエンターテインメントに振られた駄作ですが、少なくともこの重要なモチーフは完全に描き切った。
ハモンドの気まぐれでイスラソルナに移されたり、島に強制送還されたりしていない。
この点は、本作の良い点に数えてもよいと思うのです。
2018年7月18日水曜日
2017年12月7日木曜日
Raspberry Pi で自動演奏システムを作ってみた話
この記事は 2017 年雑スラ Advent Calendar 7 日目の記事です。
去年の話ですが、ギターのエフェクタとして BOSS SY-300 を買いました。
これは本来ギターシンセというやつで、その中でもピックアップ(弦の振動を拾うコイル)を特殊なものにしなくても使えるもので、且つ（たぶん処理によるけど）デジタル信号処理に頼らないので FFT など周波数変換に起因するディレイも(ほとんど)ないというものです。
入力波形に対してアナログシンセっぽいパラメータを設定しいろんな音を鳴らせるらしいです。
詳しいことはこちらをどうぞ
そしてこれは素朴なマルチエフェクタとしても利用できます。
マルチとして見ると、エフェクタとパッチの内部の結線(微妙に嘘・大げさ・まぎらわしい書き方でした。詳細は追記)をスイッチひとつで劇的に換えられるベリー賢いマルチエフェクタであります。
複数のエフェクタをまとめて制御するのはもちろん、ループの有無、出力のチャンネル (Main/Sub) まで選択できるわけです。
ディストーションのループを切って後段の空間系を入れて……、と 2 アクションで済むとしても既存システムでやろうとしたら足元は意外と忙しいことになり、歌まで歌っているともう「本番で気が回らなかったら諦めよう」と諦観さえ抱くことになりますよ。
これを買ってループセレクタは完全に捨てました。
下の図は同じバンクの設定の入力と出力で、 OSC1 とスルーを Comp+Dist から Main に出していますが、これを EXP ペダル一つで OSC3 -> OD -> CHO -> REV -> Sub 出力へ切り替えることができます。
……ちょっとこいつで一席遊んでみようという気になったので、所属軽音部のライブに混ぜてもらって、珍しくソロで出演することにしたのですがやっぱりソロでは音が薄い。
残念ながら当方、テクニックで 20 分間を持たせるタイプのギターは弾けない。ずっとバッキングだけしていたい。そんな気持ち。
そんなこんなで、リズム隊をラズパイ君にサポートしてもらうことにしました。
言わずと知れた Raspberry Pi は Linux がうごく ARM ボードです。
Linux で動く ALSA を筆頭に、サウンドアプリケーションは大体動くはずです。
音自体は USB オーディオで出すつもりでいたので、ぶっちゃけ USB のドライバがあるコンピュータならなんでもよかったのですが、今回ラズパイにこだわった理由は簡単に MIDI で制御できることです。
SY-300 は（というか大体の MIDI がついているマルチエフェクタならば）操作を信号として MIDI 出力に出すことができます。 MIDI は、決して高速大容量の規格ではないけれど、距離やノイズによるトラブルが少なく、この分野では大人気の制御信号であります。
電源入れたら余分な操作を一切せず起動し、あとは足元で操作が完結するプレイアビリティ。今回はそこに全振りすることにしました。
要するにこっちのタイミングでラグ無しにスタートできて、スイッチ入れてからマイクの前まで戻る必要がないとかそういうことです。
他にも、プレイ中に「あー、スリープしちゃった。ログインしなきゃ」みたいな事故はもちろん、システムがよぶんな音を出さないことや、目立つ画面がないことも重要なポイントであります。
人によってはノート PC をステージに持ち込んで、音作りやプレイに活用しているのですが、当方一人でステージ中央にいる都合上、ノート PC に向かって操作するのもパフォーマンス的に居心地の悪いものがあります。画面のバックライトで顔が照らされるのも勘弁して欲しい感じであります。
その点では今回組み上げたシステムは最高のチョイスとなりました。
これをラズパイ側は USB の MIDI インターフェイス、Roland UM-ONE で受けます(UM-ONE でもいいですが、不要でした。追記参照)。
曲ごとにバンクを作っておけば、対応するトラック(wav ファイル)をラズパイ側でシークできます。
ラズパイ上では、 MIDI 信号を解釈して対応 PCM を読み込んで ALSA (Linux のサウンド API)に出力するプログラムを常時動かしています。
これはイチから作りました。
midiplay という名称ですが MIDI は play しません。 MIDI で PCM を play します。
アンプで増幅した音をそれなりのスピーカーで鳴らすので、まかりまちがっても変な PCM が出ることだけは絶対に避けなければいけません。ですので音周りではあまり冒険せず、結果を完全にコントロールできる技術でのみ構成される必要があります。
サーバーとして必要な fork などは行っていませんのでデフォルトでログインするユーザーの起動スクリプトに書いておくという無精をしております。
MIDI 信号のパースも素朴な FSM を作ってでっち上げております。
その気になれば SY-300 からのテンポの入力、ラズパイからの音色制御も可能ですが、今回はそこまでしませんでした。
ここでは Cakewalk(ROLAND) UA-25EX を使いました。 MIDI と Balanced 出力が L/R あり、 Linux で動作するもので選びました。
ASIO の対応がいまいち不明だったので標準的な PCM 48KHz 16bit を利用します。
ひとつ注意が必要なのは、ラズパイの標準 AC アダプタです。これではバスパワー駆動の USB オーディオを維持できなかったので、強い AC アダプタに替えてあります。
標準のはせいぜいマウスとキーボードでおしまいの電力量ですんで、ラズパイ使いの人は大容量のものを持っておいて損はないと思います。
ラズパイはとても小さく, AC アダプタと一緒にしても BOSS ペダルの箱にすっぽり収まってしまう良い子です。
ラグ無しで、とは申しましたが残念ながらラグはございます。
スイッチを踏むとロードを開始し、ある程度サンプルを読んだところで READY になります。足を離すと再生を開始するようにしたことで予想しにくい IO のディレイをなくしましたが、 PCM のバッファが潤沢にありましてこの分はどうしてもディレイになります。
これを十ミリオーダーまで削ろうとしたら初期化でエラーになってうまく行かなかったので、 150ms のラグを受け入れるという形で乗り切りました。
150ms くらい……と思ったのですが、実際試してみると微妙に間が悪い。 若干不安があったのでカウントを入れるなどしたのですが、あまりかっこよくありませんね。
まぁそんなわけで、コレを使うと以下の動画のように超カッコいい感じになります。
<ここに超かっこいい動画を貼る>
すいません。動画なんか間に合いませんでした。ごめんなさい。
ここで尊敬してやまない偉大なベーシスト, J.K.Freaks 様の華麗なプレイ動画を貼ろうと思ったのですが、アドベントカレンダーの性質上、職場などでご覧の方も多いかと思って思いとどまりました。
想像力で補ってください。
本番ではやっぱとにかくドラムが聞こえなくってダメでした。
PCM と L/R にドラムとベースをそれぞれ寄せていたのでバランスで調整可能なはずでしたが、 PA もおらんイベントなのでぶっつけ本番で調整したらうまくいきませんでした。
スタジオでは適当にやっても聞こえてたんだけどなー。
PA 卓をいじっていたらバランス調整に手間取りすぎてセッティングも完全じゃなかったので、せっかくクリーンを JC に、歪み系をマーシャルに出し分けるように設定していたのも本番では使いませんでした。
宿題を残す結果になったので、そのうちリベンジの機会を待つことにします。
ビシっと決めてくれるはずと思ってます。
去年の話ですが、ギターのエフェクタとして BOSS SY-300 を買いました。
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| かなりでかい |
入力波形に対してアナログシンセっぽいパラメータを設定しいろんな音を鳴らせるらしいです。
詳しいことはこちらをどうぞ
そしてこれは素朴なマルチエフェクタとしても利用できます。
マルチとして見ると、エフェクタとパッチ
複数のエフェクタをまとめて制御するのはもちろん、ループの有無、出力のチャンネル (Main/Sub) まで選択できるわけです。
ディストーションのループを切って後段の空間系を入れて……、と 2 アクションで済むとしても既存システムでやろうとしたら足元は意外と忙しいことになり、歌まで歌っているともう「本番で気が回らなかったら諦めよう」と諦観さえ抱くことになりますよ。
これを買ってループセレクタは完全に捨てました。
下の図は同じバンクの設定の入力と出力で、 OSC1 とスルーを Comp+Dist から Main に出していますが、これを EXP ペダル一つで OSC3 -> OD -> CHO -> REV -> Sub 出力へ切り替えることができます。
 |
| 入力系:OSCがオシレータ(OSC1 のみが有効な状態) |
 |
| 出力系: OSC1とTHRU以外SUB出力 |
……ちょっとこいつで一席遊んでみようという気になったので、所属軽音部のライブに混ぜてもらって、珍しくソロで出演することにしたのですがやっぱりソロでは音が薄い。
残念ながら当方、テクニックで 20 分間を持たせるタイプのギターは弾けない。ずっとバッキングだけしていたい。そんな気持ち。
そんなこんなで、リズム隊をラズパイ君にサポートしてもらうことにしました。
ラズパイ is
言わずと知れた Raspberry Pi は Linux がうごく ARM ボードです。
Linux で動く ALSA を筆頭に、サウンドアプリケーションは大体動くはずです。
音自体は USB オーディオで出すつもりでいたので、ぶっちゃけ USB のドライバがあるコンピュータならなんでもよかったのですが、今回ラズパイにこだわった理由は簡単に MIDI で制御できることです。
SY-300 は（というか大体の MIDI がついているマルチエフェクタならば）操作を信号として MIDI 出力に出すことができます。 MIDI は、決して高速大容量の規格ではないけれど、距離やノイズによるトラブルが少なく、この分野では大人気の制御信号であります。
電源入れたら余分な操作を一切せず起動し、あとは足元で操作が完結するプレイアビリティ。今回はそこに全振りすることにしました。
要するにこっちのタイミングでラグ無しにスタートできて、スイッチ入れてからマイクの前まで戻る必要がないとかそういうことです。
他にも、プレイ中に「あー、スリープしちゃった。ログインしなきゃ」みたいな事故はもちろん、システムがよぶんな音を出さないことや、目立つ画面がないことも重要なポイントであります。
人によってはノート PC をステージに持ち込んで、音作りやプレイに活用しているのですが、当方一人でステージ中央にいる都合上、ノート PC に向かって操作するのもパフォーマンス的に居心地の悪いものがあります。画面のバックライトで顔が照らされるのも勘弁して欲しい感じであります。
その点では今回組み上げたシステムは最高のチョイスとなりました。
MIDI 制御
SY-300 ではプログラムバンクの切り替えの信号を並列して MIDI に出力できます。これをラズパイ側は USB の MIDI インターフェイス、
曲ごとにバンクを作っておけば、対応するトラック(wav ファイル)をラズパイ側でシークできます。
ラズパイ上では、 MIDI 信号を解釈して対応 PCM を読み込んで ALSA (Linux のサウンド API)に出力するプログラムを常時動かしています。
これはイチから作りました。
midiplay という名称ですが MIDI は play しません。 MIDI で PCM を play します。
アンプで増幅した音をそれなりのスピーカーで鳴らすので、まかりまちがっても変な PCM が出ることだけは絶対に避けなければいけません。ですので音周りではあまり冒険せず、結果を完全にコントロールできる技術でのみ構成される必要があります。
サーバーとして必要な fork などは行っていませんのでデフォルトでログインするユーザーの起動スクリプトに書いておくという無精をしております。
MIDI 信号のパースも素朴な FSM を作ってでっち上げております。
その気になれば SY-300 からのテンポの入力、ラズパイからの音色制御も可能ですが、今回はそこまでしませんでした。
サウンド部
出力側 API は ALSA なので対応するドライバをロードした USB オーディオを利用します。ここでは Cakewalk(ROLAND) UA-25EX を使いました。 MIDI と Balanced 出力が L/R あり、 Linux で動作するもので選びました。
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| CS3 の箱でいい子にしているラズパイと渦中のCakewalk |
ひとつ注意が必要なのは、ラズパイの標準 AC アダプタです。これではバスパワー駆動の USB オーディオを維持できなかったので、強い AC アダプタに替えてあります。
標準のはせいぜいマウスとキーボードでおしまいの電力量ですんで、ラズパイ使いの人は大容量のものを持っておいて損はないと思います。
ラズパイはとても小さく, AC アダプタと一緒にしても BOSS ペダルの箱にすっぽり収まってしまう良い子です。
ラグ無しで、とは申しましたが残念ながらラグはございます。
スイッチを踏むとロードを開始し、ある程度サンプルを読んだところで READY になります。足を離すと再生を開始するようにしたことで予想しにくい IO のディレイをなくしましたが、 PCM のバッファが潤沢にありましてこの分はどうしてもディレイになります。
これを十ミリオーダーまで削ろうとしたら初期化でエラーになってうまく行かなかったので、 150ms のラグを受け入れるという形で乗り切りました。
150ms くらい……と思ったのですが、実際試してみると微妙に間が悪い。 若干不安があったのでカウントを入れるなどしたのですが、あまりかっこよくありませんね。
まぁそんなわけで、コレを使うと以下の動画のように超カッコいい感じになります。
できあがり
<ここに超かっこいい動画を貼る>
すいません。動画なんか間に合いませんでした。ごめんなさい。
ここで尊敬してやまない偉大なベーシスト, J.K.Freaks 様の華麗なプレイ動画を貼ろうと思ったのですが、アドベントカレンダーの性質上、職場などでご覧の方も多いかと思って思いとどまりました。
想像力で補ってください。
本番ではやっぱとにかくドラムが聞こえなくってダメでした。
PCM と L/R にドラムとベースをそれぞれ寄せていたのでバランスで調整可能なはずでしたが、 PA もおらんイベントなのでぶっつけ本番で調整したらうまくいきませんでした。
スタジオでは適当にやっても聞こえてたんだけどなー。
PA 卓をいじっていたらバランス調整に手間取りすぎてセッティングも完全じゃなかったので、せっかくクリーンを JC に、歪み系をマーシャルに出し分けるように設定していたのも本番では使いませんでした。
宿題を残す結果になったので、そのうちリベンジの機会を待つことにします。
Coming Up Next...
明日 8 日目の担当は enpel さんです。ビシっと決めてくれるはずと思ってます。
2015年8月9日日曜日
ジュラシックワールド観て来た（最高）
ジュラシックパークのまともな続編が出ないとお嘆きの諸兄。
あれもこれものリメイクラッシュの中、なぜジュラシックパークがリメイクされないのかとうち震えている諸兄。
3D 映画を結構制作しているのになぜジュラシックパークを 3D 化しないのかと憤懣やるかたない諸兄。
新作、ジュラシックワールドは諸兄らが待ちに待ったそれ、正にそれだということをまずお知らせしたい。
このような最高の続編を観られる幸福に乾杯。
いえ、慧眼なる諸兄らにあらせましては、予告編を見終えた瞬間に、椅子をガタと言わせて立ち上がったことでしょう。
これまでの続編がまぁ、ファンとしてはクソだとゴミだとは言い難いのですけれど、控えめにいって大変ガッカリな出来だったことは認めます。
次もきっとそうであろう、と思いながら予告編が始まるのを目にし、咄嗟に 「またやるのか。懲りないな」「もしかするとジョークムービーなんじゃないか」と思ってしまったほどであります。
ですがどうでしょう。
舞台はあのコスタリカ、イスラ・ヌブラ島。
二十年後、オープンした人気リゾード「ジュラシックワールド」。
来た。
来るべき時が。
スピルバーグは「シリーズとして継続可能な脚本が書けた者に続編を任せる」と言いました。
けれど、皆解っていたはずです。我々が本当に求めていたのはそうじゃない。
サイト B や、キャラクターは名優揃いで惜しいけど、昔の恋人とかそんな掘り下げは全然求めてない。
考えてもみてくださいよ。例えば一作目が素晴らしいメジャーリーグベースボールの話だったのに、出てきた続編がなぜかスポーツのための先進トレーニング研究所の話だったとか、監督の娘が体操の選手になって鉄棒で 160km/h のストレートを蹴り上げたとか、カーブが来たら必ずホームランを打つ強力な打者がマイナーリーグから来たけど誰もカーブを投げないとか、そんな話だったらどうします？
えっ、ナニコレ、外伝ですか？テレビシリーズですか？
ってそうなりますよね。
まぁ、日本の原作付き実写版とか、そういうポカを毎回のようにやってますけど、ハリウッドでもやるんだな〜よっぽど強いビジョンがないとこうなっちゃうんだな〜という学びはありますね。
皆解っていたはずです。
我々が本当に求めていたものは、
イスラ・ヌブラ、
そして恐竜のテーマパークなのです。
いわば念願にして唯一の正当続編、それがジュラシックワールドです。
夢のあるパークのプロップ、わくわくする設備の数々、明るいところで恐竜と戯れ、ジャングルを彷徨い、海岸線の絶壁、丘陵地帯のブロントサウルス……。
恐竜は登場人物の一部であり、 パークと島はもはや主役といっていいものです。
それらが 3D と最新の技術で、凄まじい実在感を持って目の前に展開します。
まず本作を未見の方には、観ようかどうか迷っている暇があったら観に行くべきだということと、シリーズ前作までを知らない方にはこんなものを読むよりさっさと劇場に行ってスクリーンの全てに集中したほうが有意義だということ、そして 3D で観るかどうしようか迷っている人には 3D で観るべきだということを強く推奨します。
字幕かどうかについては、そんなにシビアな演技はないから、タレントの吹き替えでない限りどちらでもよいと思います。より絵に集中できる吹き替えも検討できます。
前作までを観てからにすべきかどうかについては、初代のオマージュがとても多いので観ておいたほうがより楽しめると言えます。が、単なるオマージュではなく、現実の時間の流れに意味があるので、初代をリアルタイムで観ていることが重要です。
だから、リアルタイムで観ていないのなら、わざわざ復習してから劇場に行く必要はないでしょう。本作だけでも完成されたエンターテインメントなのですから。
というか、まず本作を観よう。それから初代を観て、また本作を観たらいいのです。
重要なのは二十年の時間の流れ。それがないなら多少順番が前後したところでどうってことありません。
しかし憂慮されるのは、いかんせん微妙な続編をこれまで続けてしまったことでトレイラーや宣伝の、たとえば「新種」であるとか、キャンセルされた「ジュラシックパーク4」のプロットであるとか、そういう部分が鼻について期待が薄れてしまい、まぁ時間があったら観てみよう、くらいになってしまうことです。ファンであるが故に、というわけですね。
そんなファン諸氏に対して、安心したまえ、これは俺達の求めていたジュラシックパークだよ、ということがこの記事の目的であります。
以下、ネタバレがないように気をつけつつ、シリーズ四作目「ジュラシックワールド」の見所の一部を紹介します。
一方で、初代、二作目、三作目のネタバレには全然気をつけてないのでよろしく。
気をつけるとはいってもトレイラーや CM で解るくらいのことは書いちゃってますし、できれば何にも前提知識なく観てもらいたいなと思っております。
コスタリカ沖の霧の島イスラヌブラに建設中だったジュラシックパークの惨劇の後、インジェン社の経営は悪化しマスラニ傘下に組み入れられており、ハモンドはパークの技術とウー博士、そして経営権をマスラニに譲っていました。
マスラニはパークの経営権だけでなく（映画版の）ハモンドの思想も受け継いでいるようで、ただの成金経営者ではなくて中々好人物のようです。
ただしこのへんは完全に映画オリジナルの流れで、二作目（ロストワールド）、三作目（ジュラシックパーク4)を観てないとわからないところです。原作のハモンドは基本金の亡者でしたしそもそもロストワールドの軍人同様、川で小さい恐竜（たしかコンプソグナトゥス）に食われて死んでいます。
一方ウー博士は生き残り、出世しておりましたが、顔は初代からあまり変わっていませんね。
二十年後、マスラニはイスラヌブラ島に「ジュラシックワールド」として遺伝子から復刻した恐竜のテーマパークを開園し、一日二万人にも上る集客を誇るまでに成功させていました。
ランクルではなくモノレールとハイテクのジャイロやカヤックを使った遊覧ルートとモダンになり、ビジターセンターも T-Rex の骨格模型ではなくディロフォサウルスなど色々な恐竜の立体映像に。なんと Mr.DNA の展示も健在！
そして前回の失敗から、恐竜は逃げるもの、トラブルは起きるもの、進化には勝てないという哲学をスタッフの末端にまで叩き込んでおり、 パークは格段に安全で快適になっておりました。
しかし映像を観ると……二万人くらいでちょっと混雑しすぎじゃね？と思いますね。島全体を使ったパークですが立ち入り可能なエリアは南部の僅か。 大部分は恐竜の飼育と研究のためのエリアのようです。
イスラヌブラ島はダイヤモンドのような形状をしており、西部と北部に肉食竜の飼育施設、中部に翼竜ドーム、南部の一部がアトラクションになっているようです。観客は南端の入り江へフェリーでやってきます。
更に、その後の研究でジュラシックワールドでは新たな知見が得られておりました。
一つは遺伝子の掛け合わせで新種を作り出して集客力を高められるということと、ラプトルほどの知能があれば飼い馴らすこともできるということ、そして隔離して飼育した生物にはある傾向がある、ということです。
設備も、恐竜も、（かなり無茶しているようだけど）資金、スタッフも全てがパワーアップ！それがジュラシックワールド！
そのスタッフの二人が主人公です。
一人は海軍からラプトルの管理に雇われたオーウェン(Mr. グレイディ)。初代でいう飲んだくれマルドゥーンと同じ仕事をしていますが、彼は恐竜をよく知って愛しており、その接し方はかのグラント博士よりも手慣れております。
専門はラプトルで、グラント博士のような子供っぽさはないけれど、草食竜との絡みはグラント博士よりも一段深い恐竜への愛情を感じさせます。
子供とも機械とも上手く付き合ってゆける中々の世渡り上手。
なぜ海軍をやめたのか語られませんが、会話の端々からするとどうやら海軍内での競争についていけなくなったようです。
そしてもう一人の主人公は広告マーケティングの責任者クレア。
彼女は恐竜のことを殆ど知らず、パークの研究からも蚊帳の外に置かれ、ただただ集客のために忙殺されている現場の人。
字幕では出てないけどかなり早い段階で「あなたのラプトル」という言い方をしていることからも、その辺りの事情についてだけはオーウェンから聞いていたようです。
クレアは姉（しかも離婚調停中）の子供、つまり甥っ子の兄弟、ザックとグレイをゲストとして預かることになりますが、忙しさのため秘書のザハに預けきりにしてしまいます。
グレイは恐竜好きで詳しいが子供、ザックは高校生にもなって反抗期真っ盛り。
この辺はハモンドと二人の孫、レックスとティムをそのまんまなぞる形になっています。
これに限らず、本作の登場人物は概ね初代の誰かの立場を踏襲する形で配置されています。なのでそれぞれの役割が解りやすいです。
もっともザックは IRIX よりは Android 派、ましてハッカーでもなんでもない普通の高校生ですが……。
叔母であり経営陣であるクレアは、甥っ子にも嫌われ、姉にも嫌味を言われ、目先の利益ばかり追求し行く先々で総スカンを食らうのですが彼女は決して鼻持ちならない人物ではないです。
ドジッ子全開ですが途中からサトラー博士の服を真似をしたりかなりお茶目です。
クレアの目線から描かれるパークの内情は決して単純ではないようですね。
エキセントリックな CEO, 遺伝子操作に反感を持つスタッフ、でもそれをしなければただの動物園になってしまうというジレンマ。
他にも……まぁ、色々な問題があるようなのですが、こうした複雑になりがちなところが面倒にならない程度にストレートに解りやすく話に組み込まれているので、鑑賞する上で邪魔になることはありません。
そして一番の問題は、遺伝子組み替えで作られ、三週間後にお披露目を控えた新種「インドミナス・レックス」の存在。
新種とか（話の出来的に）もう悪い予感しかしませんよね。僕は「また余計なもの入れやがって」と心配していました。
ところがどっこい、この新種は、凄く使える奴でした。
何をしても映える。凄い絵になる。
CGI で描かれたでっかいトカゲが、こんなに恐ろしい演技を見せてくれるなんて想像できませんでした。迫力は、勿論映画館の音響っていうのも大きいのでしょうが、その怖さは、例えるならダークナイトのジョーカーにも近いものを感じます。
噛み方一つとっても、いい意味でいちいち恐竜らしくない。
知能も破格だが、それが荒唐無稽にならない程、登場の仕方が様になっている。
T-Rex の前足の弱さのような脆さもなく、動くものしか見えない視力といった弱点も持たない。
恐竜の種類といえばシリーズ中、ちょっとずつ増えてきて、その度ちょっと上滑りしている感じがあったけれど、今回は描かれ方もとてもよいです。
初代ではたとえば、トリケラよりもトリケラと戯れるサム・ニールを主体にしていた印象がありますが、 本作ではずっとはっきりと恐竜を捉えています。
ガリミムスの群れやブラキオサウルス、例えばプテラノドンにいじめられるトリケラトプスの子供とかすごく可愛い。
そしておなじみのラプトル同士の掛け合いなど。ラプトルの鉤爪があまりフィーチャーされなかったのは何か理由があるのでしょうか。新しい学説で実は爪は大したことなかったかも知れないとか、そういう。本作では新しい学説に基づいて変更が加えられているようで、登場しなくなった恐竜などはその兼ね合いが大きそうです。
元々初代からラプトルはかなり愛嬌のある描かれ方をしていたけれど、今作では表情まで伝わってきそうな気迫がありますね。
彼女らの狩りの仕方について、初代からずっと御都合主義過ぎるんじゃないかという批判もありますが、集団の狩りをする計算高い生き物ということは作中でも繰り返し語られるところでして、不合理はありません。
三作目に華々しく登場し、あまり活躍しなかったプテラノドンなどの翼竜もちょっとやり過ぎなんじゃねってくらい大活躍します。
ただうざいだけでなく、遠くからでも絶望感があってスピーディー。彼女らの性質がとても生かされていました。
特筆すべきは新登場のモササウルスです。
途轍もなくでかい、クジラのような水棲の恐竜。
これはトレイラーで観て「あーまた使えなさそうなの出るなぁ」くらいにしか思わなかったんですけど、これが実にとんでもない。
よく考えたなぁ、こんなの。今作のスタッフは、恐竜が好きで好きでたまらないんだな。
初代以外はずっとホラーのような暗い場面でのショッキングな襲撃ばかりでしたが、今作は明るい、成功した恐竜パークとしてもずっとしっかり描かれています。
恐竜ばかりではありません。ヘリのシーンが何度も登場しますので、あの入り江や、ランドマークになった滝や、懐かしの雄大な尾根からの丘陵地帯も 3D で堪能することができます。風景どころか空気感だけでも懐かしさがあります。真っ暗な中で施設や車の照明が灯っているカットだけでもちゃんと「ジュラシックパークっぽい！」となるんだから不思議なものです。
初代だと、変電所の入り口でラプトルとサトラーが追い掛けっこするシーンなんか霧が濃過ぎてちょっと安っぽいというか、セット狭いんじゃね？という感じがあったのですけど、今作はそういうこともなく空間と空気が描ききられています。
加えて、人間に対する暴力も容赦がなくなっています。
いえそもそも狩りで手加減などしてくれないので、その意味じゃ元々容赦ないんですが、描き方の話です。
初代などは人間の捕食シーンもどちらかというとコミカルにぼかしていたし、アーノルドのように腕だけになって登場したり、そもそも死んだのかどうかさえ解らない人物さえいました。
そういうところはかなり減って、グロくはないものの比較的苛烈になりました。
今作は、初代の朝のブラキオサウルスやハモンドのノミのサーカスの話のような、しんみりするシーンは殆どないけれど、これでもかとオマージュが詰め込まれた上、素晴らしい恐竜パークとその熾烈なパニックが実在感をもって詰め込まれた最高傑作です。
恐竜はただの猛獣ではなく、個性的で物語の担い手として完璧に組み込まれています。
昼も夜も広々と描かれた島は空気感まで伝わってくるようです。
全部見所ですが、こうしたところに注目するとより楽しく観られるのではないでしょうか。
あ、そうそう、これは完全に余談ですが、もう一つ書いておくと松本そっくりの浜田でちょっと笑いました。
あれもこれものリメイクラッシュの中、なぜジュラシックパークがリメイクされないのかとうち震えている諸兄。
3D 映画を結構制作しているのになぜジュラシックパークを 3D 化しないのかと憤懣やるかたない諸兄。
新作、ジュラシックワールドは諸兄らが待ちに待ったそれ、正にそれだということをまずお知らせしたい。
このような最高の続編を観られる幸福に乾杯。
いえ、慧眼なる諸兄らにあらせましては、予告編を見終えた瞬間に、椅子をガタと言わせて立ち上がったことでしょう。
これまでの続編がまぁ、ファンとしてはクソだとゴミだとは言い難いのですけれど、控えめにいって大変ガッカリな出来だったことは認めます。
次もきっとそうであろう、と思いながら予告編が始まるのを目にし、咄嗟に 「またやるのか。懲りないな」「もしかするとジョークムービーなんじゃないか」と思ってしまったほどであります。
ですがどうでしょう。
舞台はあのコスタリカ、イスラ・ヌブラ島。
二十年後、オープンした人気リゾード「ジュラシックワールド」。
来た。
来るべき時が。
スピルバーグは「シリーズとして継続可能な脚本が書けた者に続編を任せる」と言いました。
けれど、皆解っていたはずです。我々が本当に求めていたのはそうじゃない。
サイト B や、キャラクターは名優揃いで惜しいけど、昔の恋人とかそんな掘り下げは全然求めてない。
考えてもみてくださいよ。例えば一作目が素晴らしいメジャーリーグベースボールの話だったのに、出てきた続編がなぜかスポーツのための先進トレーニング研究所の話だったとか、監督の娘が体操の選手になって鉄棒で 160km/h のストレートを蹴り上げたとか、カーブが来たら必ずホームランを打つ強力な打者がマイナーリーグから来たけど誰もカーブを投げないとか、そんな話だったらどうします？
えっ、ナニコレ、外伝ですか？テレビシリーズですか？
ってそうなりますよね。
まぁ、日本の原作付き実写版とか、そういうポカを毎回のようにやってますけど、ハリウッドでもやるんだな〜よっぽど強いビジョンがないとこうなっちゃうんだな〜という学びはありますね。
皆解っていたはずです。
我々が本当に求めていたものは、
イスラ・ヌブラ、
そして恐竜のテーマパークなのです。
いわば念願にして唯一の正当続編、それがジュラシックワールドです。
夢のあるパークのプロップ、わくわくする設備の数々、明るいところで恐竜と戯れ、ジャングルを彷徨い、海岸線の絶壁、丘陵地帯のブロントサウルス……。
恐竜は登場人物の一部であり、 パークと島はもはや主役といっていいものです。
それらが 3D と最新の技術で、凄まじい実在感を持って目の前に展開します。
まず本作を未見の方には、観ようかどうか迷っている暇があったら観に行くべきだということと、シリーズ前作までを知らない方にはこんなものを読むよりさっさと劇場に行ってスクリーンの全てに集中したほうが有意義だということ、そして 3D で観るかどうしようか迷っている人には 3D で観るべきだということを強く推奨します。
字幕かどうかについては、そんなにシビアな演技はないから、タレントの吹き替えでない限りどちらでもよいと思います。より絵に集中できる吹き替えも検討できます。
前作までを観てからにすべきかどうかについては、初代のオマージュがとても多いので観ておいたほうがより楽しめると言えます。が、単なるオマージュではなく、現実の時間の流れに意味があるので、初代をリアルタイムで観ていることが重要です。
だから、リアルタイムで観ていないのなら、わざわざ復習してから劇場に行く必要はないでしょう。本作だけでも完成されたエンターテインメントなのですから。
というか、まず本作を観よう。それから初代を観て、また本作を観たらいいのです。
重要なのは二十年の時間の流れ。それがないなら多少順番が前後したところでどうってことありません。
しかし憂慮されるのは、いかんせん微妙な続編をこれまで続けてしまったことでトレイラーや宣伝の、たとえば「新種」であるとか、キャンセルされた「ジュラシックパーク4」のプロットであるとか、そういう部分が鼻について期待が薄れてしまい、まぁ時間があったら観てみよう、くらいになってしまうことです。ファンであるが故に、というわけですね。
そんなファン諸氏に対して、安心したまえ、これは俺達の求めていたジュラシックパークだよ、ということがこの記事の目的であります。
以下、ネタバレがないように気をつけつつ、シリーズ四作目「ジュラシックワールド」の見所の一部を紹介します。
一方で、初代、二作目、三作目のネタバレには全然気をつけてないのでよろしく。
気をつけるとはいってもトレイラーや CM で解るくらいのことは書いちゃってますし、できれば何にも前提知識なく観てもらいたいなと思っております。
コスタリカ沖の霧の島イスラヌブラに建設中だったジュラシックパークの惨劇の後、インジェン社の経営は悪化しマスラニ傘下に組み入れられており、ハモンドはパークの技術とウー博士、そして経営権をマスラニに譲っていました。
マスラニはパークの経営権だけでなく（映画版の）ハモンドの思想も受け継いでいるようで、ただの成金経営者ではなくて中々好人物のようです。
ただしこのへんは完全に映画オリジナルの流れで、二作目（ロストワールド）、三作目（ジュラシックパーク4)を観てないとわからないところです。原作のハモンドは基本金の亡者でしたしそもそもロストワールドの軍人同様、川で小さい恐竜（たしかコンプソグナトゥス）に食われて死んでいます。
一方ウー博士は生き残り、出世しておりましたが、顔は初代からあまり変わっていませんね。
二十年後、マスラニはイスラヌブラ島に「ジュラシックワールド」として遺伝子から復刻した恐竜のテーマパークを開園し、一日二万人にも上る集客を誇るまでに成功させていました。
ランクルではなくモノレールとハイテクのジャイロやカヤックを使った遊覧ルートとモダンになり、ビジターセンターも T-Rex の骨格模型ではなくディロフォサウルスなど色々な恐竜の立体映像に。なんと Mr.DNA の展示も健在！
そして前回の失敗から、恐竜は逃げるもの、トラブルは起きるもの、進化には勝てないという哲学をスタッフの末端にまで叩き込んでおり、 パークは格段に安全で快適になっておりました。
しかし映像を観ると……二万人くらいでちょっと混雑しすぎじゃね？と思いますね。島全体を使ったパークですが立ち入り可能なエリアは南部の僅か。 大部分は恐竜の飼育と研究のためのエリアのようです。
イスラヌブラ島はダイヤモンドのような形状をしており、西部と北部に肉食竜の飼育施設、中部に翼竜ドーム、南部の一部がアトラクションになっているようです。観客は南端の入り江へフェリーでやってきます。
更に、その後の研究でジュラシックワールドでは新たな知見が得られておりました。
一つは遺伝子の掛け合わせで新種を作り出して集客力を高められるということと、ラプトルほどの知能があれば飼い馴らすこともできるということ、そして隔離して飼育した生物にはある傾向がある、ということです。
設備も、恐竜も、（かなり無茶しているようだけど）資金、スタッフも全てがパワーアップ！それがジュラシックワールド！
そのスタッフの二人が主人公です。
一人は海軍からラプトルの管理に雇われたオーウェン(Mr. グレイディ)。初代でいう飲んだくれマルドゥーンと同じ仕事をしていますが、彼は恐竜をよく知って愛しており、その接し方はかのグラント博士よりも手慣れております。
専門はラプトルで、グラント博士のような子供っぽさはないけれど、草食竜との絡みはグラント博士よりも一段深い恐竜への愛情を感じさせます。
子供とも機械とも上手く付き合ってゆける中々の世渡り上手。
なぜ海軍をやめたのか語られませんが、会話の端々からするとどうやら海軍内での競争についていけなくなったようです。
そしてもう一人の主人公は広告マーケティングの責任者クレア。
彼女は恐竜のことを殆ど知らず、パークの研究からも蚊帳の外に置かれ、ただただ集客のために忙殺されている現場の人。
字幕では出てないけどかなり早い段階で「あなたのラプトル」という言い方をしていることからも、その辺りの事情についてだけはオーウェンから聞いていたようです。
クレアは姉（しかも離婚調停中）の子供、つまり甥っ子の兄弟、ザックとグレイをゲストとして預かることになりますが、忙しさのため秘書のザハに預けきりにしてしまいます。
グレイは恐竜好きで詳しいが子供、ザックは高校生にもなって反抗期真っ盛り。
この辺はハモンドと二人の孫、レックスとティムをそのまんまなぞる形になっています。
これに限らず、本作の登場人物は概ね初代の誰かの立場を踏襲する形で配置されています。なのでそれぞれの役割が解りやすいです。
もっともザックは IRIX よりは Android 派、ましてハッカーでもなんでもない普通の高校生ですが……。
叔母であり経営陣であるクレアは、甥っ子にも嫌われ、姉にも嫌味を言われ、目先の利益ばかり追求し行く先々で総スカンを食らうのですが彼女は決して鼻持ちならない人物ではないです。
ドジッ子全開ですが途中からサトラー博士の服を真似をしたりかなりお茶目です。
クレアの目線から描かれるパークの内情は決して単純ではないようですね。
エキセントリックな CEO, 遺伝子操作に反感を持つスタッフ、でもそれをしなければただの動物園になってしまうというジレンマ。
他にも……まぁ、色々な問題があるようなのですが、こうした複雑になりがちなところが面倒にならない程度にストレートに解りやすく話に組み込まれているので、鑑賞する上で邪魔になることはありません。
そして一番の問題は、遺伝子組み替えで作られ、三週間後にお披露目を控えた新種「インドミナス・レックス」の存在。
新種とか（話の出来的に）もう悪い予感しかしませんよね。僕は「また余計なもの入れやがって」と心配していました。
ところがどっこい、この新種は、凄く使える奴でした。
何をしても映える。凄い絵になる。
CGI で描かれたでっかいトカゲが、こんなに恐ろしい演技を見せてくれるなんて想像できませんでした。迫力は、勿論映画館の音響っていうのも大きいのでしょうが、その怖さは、例えるならダークナイトのジョーカーにも近いものを感じます。
噛み方一つとっても、いい意味でいちいち恐竜らしくない。
知能も破格だが、それが荒唐無稽にならない程、登場の仕方が様になっている。
T-Rex の前足の弱さのような脆さもなく、動くものしか見えない視力といった弱点も持たない。
恐竜の種類といえばシリーズ中、ちょっとずつ増えてきて、その度ちょっと上滑りしている感じがあったけれど、今回は描かれ方もとてもよいです。
初代ではたとえば、トリケラよりもトリケラと戯れるサム・ニールを主体にしていた印象がありますが、 本作ではずっとはっきりと恐竜を捉えています。
ガリミムスの群れやブラキオサウルス、例えばプテラノドンにいじめられるトリケラトプスの子供とかすごく可愛い。
そしておなじみのラプトル同士の掛け合いなど。ラプトルの鉤爪があまりフィーチャーされなかったのは何か理由があるのでしょうか。新しい学説で実は爪は大したことなかったかも知れないとか、そういう。本作では新しい学説に基づいて変更が加えられているようで、登場しなくなった恐竜などはその兼ね合いが大きそうです。
元々初代からラプトルはかなり愛嬌のある描かれ方をしていたけれど、今作では表情まで伝わってきそうな気迫がありますね。
彼女らの狩りの仕方について、初代からずっと御都合主義過ぎるんじゃないかという批判もありますが、集団の狩りをする計算高い生き物ということは作中でも繰り返し語られるところでして、不合理はありません。
三作目に華々しく登場し、あまり活躍しなかったプテラノドンなどの翼竜もちょっとやり過ぎなんじゃねってくらい大活躍します。
ただうざいだけでなく、遠くからでも絶望感があってスピーディー。彼女らの性質がとても生かされていました。
特筆すべきは新登場のモササウルスです。
途轍もなくでかい、クジラのような水棲の恐竜。
これはトレイラーで観て「あーまた使えなさそうなの出るなぁ」くらいにしか思わなかったんですけど、これが実にとんでもない。
よく考えたなぁ、こんなの。今作のスタッフは、恐竜が好きで好きでたまらないんだな。
初代以外はずっとホラーのような暗い場面でのショッキングな襲撃ばかりでしたが、今作は明るい、成功した恐竜パークとしてもずっとしっかり描かれています。
恐竜ばかりではありません。ヘリのシーンが何度も登場しますので、あの入り江や、ランドマークになった滝や、懐かしの雄大な尾根からの丘陵地帯も 3D で堪能することができます。風景どころか空気感だけでも懐かしさがあります。真っ暗な中で施設や車の照明が灯っているカットだけでもちゃんと「ジュラシックパークっぽい！」となるんだから不思議なものです。
初代だと、変電所の入り口でラプトルとサトラーが追い掛けっこするシーンなんか霧が濃過ぎてちょっと安っぽいというか、セット狭いんじゃね？という感じがあったのですけど、今作はそういうこともなく空間と空気が描ききられています。
加えて、人間に対する暴力も容赦がなくなっています。
いえそもそも狩りで手加減などしてくれないので、その意味じゃ元々容赦ないんですが、描き方の話です。
初代などは人間の捕食シーンもどちらかというとコミカルにぼかしていたし、アーノルドのように腕だけになって登場したり、そもそも死んだのかどうかさえ解らない人物さえいました。
そういうところはかなり減って、グロくはないものの比較的苛烈になりました。
今作は、初代の朝のブラキオサウルスやハモンドのノミのサーカスの話のような、しんみりするシーンは殆どないけれど、これでもかとオマージュが詰め込まれた上、素晴らしい恐竜パークとその熾烈なパニックが実在感をもって詰め込まれた最高傑作です。
恐竜はただの猛獣ではなく、個性的で物語の担い手として完璧に組み込まれています。
昼も夜も広々と描かれた島は空気感まで伝わってくるようです。
全部見所ですが、こうしたところに注目するとより楽しく観られるのではないでしょうか。
あ、そうそう、これは完全に余談ですが、もう一つ書いておくと松本そっくりの浜田でちょっと笑いました。
2015年7月31日金曜日
ARM SoC ボード Helio で SDRAM アクセスが遅い問題の解決
もう二ヶ月くらい経ってしまいましたが、 Helio の SDRAM アクセスがやったら遅い問題は解決しておりました。
まとめる時間がなく今もないので軽く書き置きしておきます。
まずは Avalon 経由でアクセスしている FIFO 付き SDRAM インターフェイスですが、これに入れているクロック 50MHz がまずかったようです。
これはそのまま SDRAM のクロックとなるようですが、それ以外にも重要だったようで、これを 100MHz にしないとパフォーマンスが出ませんでした。
「いや、スループットが二倍になっても全然足りねーじゃん」と思ったのですが、これを 100MHz にしたところ 2 倍どころか 8 倍くらいになり、かなり納得のいくパフォーマンスになりました。
（ちょっと具体的なデータが今すぐ見られませんが）
以下の helio_ghrd_top モジュールに与えられている二種類のクロックのうち
input wire fpga_clk_50,
input wire fpga_clk_100
fpga_clk_100 のほうを、 export してあるインターフェイス（前回作った memwrite_master) を経由してコントローラに供給しましょう。
memwrite_master m0(.clk(fpga_clk_100),
ただしこれでも理論値には微妙に届きません。
今は一回のストアに 4 ステートほどを経由する必要があり( Avalon MM の先のオービターで更にどれくらいのオーバーヘッドがあるかわかりませんが、少なくとも……）、このままでは理論値には届きません。
可能な限りコントローラの介入を避けられるよう、これ以上はバーストモードを使いましょう。
バーストモードでは最大 255 * 512bit のストアが可能です。
Avalon のインターフェイスには burstcount が出ています。ぱっと見、これを使えば簡単そうなのですが反面データシートの記述とは一致しないため不安があります。
実際やってみるとこれはまたハマりました。
詳しいことはまた後ほどまとめたいと思いますが、やっぱり Avalon のインターフェイスがデータシートと一致していないのが敗因で、バースト転送の開始を示す信号は、 burstlength の変化をトリガーにして暗黙に生成されているようでした。
つまり毎回同じ burstcount だからといって定数を出していると、他の信号を変化させてもたった一度しかストアが行われません。
また転送終了のシグナルも出ていないので、これの捕捉にも癖があり苦戦したように思います。
結果、 1 クロック余計なステートが増えましたが無事バーストアクセスできるようになり、（バースト長にもよりますが）理論値と比較してそれほど遜色のないパフォーマンスがでるようになりましたとさ。
まとめる時間がなく今もないので軽く書き置きしておきます。
まずは Avalon 経由でアクセスしている FIFO 付き SDRAM インターフェイスですが、これに入れているクロック 50MHz がまずかったようです。
これはそのまま SDRAM のクロックとなるようですが、それ以外にも重要だったようで、これを 100MHz にしないとパフォーマンスが出ませんでした。
「いや、スループットが二倍になっても全然足りねーじゃん」と思ったのですが、これを 100MHz にしたところ 2 倍どころか 8 倍くらいになり、かなり納得のいくパフォーマンスになりました。
（ちょっと具体的なデータが今すぐ見られませんが）
以下の helio_ghrd_top モジュールに与えられている二種類のクロックのうち
input wire fpga_clk_50,
input wire fpga_clk_100
fpga_clk_100 のほうを、 export してあるインターフェイス（前回作った memwrite_master) を経由してコントローラに供給しましょう。
memwrite_master m0(.clk(fpga_clk_100),
ただしこれでも理論値には微妙に届きません。
今は一回のストアに 4 ステートほどを経由する必要があり( Avalon MM の先のオービターで更にどれくらいのオーバーヘッドがあるかわかりませんが、少なくとも……）、このままでは理論値には届きません。
可能な限りコントローラの介入を避けられるよう、これ以上はバーストモードを使いましょう。
バーストモードでは最大 255 * 512bit のストアが可能です。
Avalon のインターフェイスには burstcount が出ています。ぱっと見、これを使えば簡単そうなのですが反面データシートの記述とは一致しないため不安があります。
実際やってみるとこれはまたハマりました。
詳しいことはまた後ほどまとめたいと思いますが、やっぱり Avalon のインターフェイスがデータシートと一致していないのが敗因で、バースト転送の開始を示す信号は、 burstlength の変化をトリガーにして暗黙に生成されているようでした。
つまり毎回同じ burstcount だからといって定数を出していると、他の信号を変化させてもたった一度しかストアが行われません。
また転送終了のシグナルも出ていないので、これの捕捉にも癖があり苦戦したように思います。
結果、 1 クロック余計なステートが増えましたが無事バーストアクセスできるようになり、（バースト長にもよりますが）理論値と比較してそれほど遜色のないパフォーマンスがでるようになりましたとさ。
2015年7月19日日曜日
ヘッドフォンを買う
えーと……なんでだっけ。なんで買おうと思ったんだっけ。
そうだ、思い出した。蛍光灯が壊れたからだ。
リビングが真っ暗になっちゃいましてね。
なくてもいいかなと思ったのですが暗いと以外と何もやる気出ない。条件反射のようにもう寝るしかねーかな見たいな気分になってしまって。
これはいかんなと思って照明を買いに行ったわけですが、11-2 畳くらいで使えるシーリングライトとなると、これが結構バカにならない値段がしてた記憶があるわけです。7万か8万か……安くてもそれくらい。
それまで使ってたシーリングライトも、あんまり高いので 10 畳くらいのやつを 5 万くらいで買って使っていたので微妙に暗かった。
あーもう急な出費がーと覚悟をキメてヨドバシ行ったらですね、ないんですよ。蛍光灯が。
全部 LED だけになってまして。
LED かー、あんまりいい印象ないなーとしぶしぶながら見てみると、これが安い。 3 万もしない。
12 畳用でさえ 2 万しないくらいからある。
パナの二色を調光できるタイプのやつを二万三千円くらいで買いました。
予想よりだいぶ安上がりについたな〜と帰ろうとしたとき、ふと足が止まったわけですよ。そこがヘッドフォン売り場でした。
怖いですね。
金色の四角の真ん中に HI-RES とか書いてあるんですよ。黒い文字で。
怖いめう。
買ってました。
そういやプレイヤーがハイレゾ対応になっていたのに対応のヘッドフォンもイヤフォンも持ってないから放置してたのですよ。
二万六千円くらい。
シーリングライトより高くついたじゃん。
MDR-1A というやつを買いました。
……これは！ MDR-EX90 を越える自然さじゃないか！大人し過ぎてもっとドンシャリじゃないと物足りない感じもあります。イコライザーでカバーしましょう。
MDR-10R 系も試聴したのですけど、ドンシャリの派手さは好きだけど籠もりがひどくって 1A の魅力にはかないませんでした。安いけど、籠り方だけ聞くと 9000 円くらいのやつとあんまりかわらない感じするし、むしろ割高かも。
せっかくなのでハイレゾ用の音源も買いました。
mora であっという間にダウンロードできたので、「でかいと思ってたけど大したことねーな」と四曲くらい買ったところデータ転送しすぎ警告が来ました。
転送量見てみたら mora だけで 800MB 以上使ってました。一曲あたり 200MB 以上。
うわーでけぇ！ 怖い！！
同じ曲のハイレゾ版と AAC 版を聞き比べてみるとまるで別の音源なのですけど、冷静に考えるとこれはそもそも別の音源であって、比較のしようがない。
もちろん AAC だって、いいんですよ。
ハイレゾ版はなんていうか、アレだ、スタジオで聞いてる音だ。ヘッドフォンから鳴ってる音じゃない。
ああ、これはいい買い物した。
ハイレゾ音源でなくとも、 MDR-EX90 くらいの仕事は余裕でこなしてくれます。
なんだかんだ文句いいつつ XBA-40 を気に入って使っていたわけですが、これが XBA-40と同じくらいの値段ですよ。
家用にもうひとつ欲しい。
そうだ、思い出した。蛍光灯が壊れたからだ。
リビングが真っ暗になっちゃいましてね。
なくてもいいかなと思ったのですが暗いと以外と何もやる気出ない。条件反射のようにもう寝るしかねーかな見たいな気分になってしまって。
これはいかんなと思って照明を買いに行ったわけですが、11-2 畳くらいで使えるシーリングライトとなると、これが結構バカにならない値段がしてた記憶があるわけです。7万か8万か……安くてもそれくらい。
それまで使ってたシーリングライトも、あんまり高いので 10 畳くらいのやつを 5 万くらいで買って使っていたので微妙に暗かった。
あーもう急な出費がーと覚悟をキメてヨドバシ行ったらですね、ないんですよ。蛍光灯が。
全部 LED だけになってまして。
LED かー、あんまりいい印象ないなーとしぶしぶながら見てみると、これが安い。 3 万もしない。
12 畳用でさえ 2 万しないくらいからある。
パナの二色を調光できるタイプのやつを二万三千円くらいで買いました。
予想よりだいぶ安上がりについたな〜と帰ろうとしたとき、ふと足が止まったわけですよ。そこがヘッドフォン売り場でした。
怖いですね。
金色の四角の真ん中に HI-RES とか書いてあるんですよ。黒い文字で。
怖いめう。
買ってました。
そういやプレイヤーがハイレゾ対応になっていたのに対応のヘッドフォンもイヤフォンも持ってないから放置してたのですよ。
二万六千円くらい。
シーリングライトより高くついたじゃん。
MDR-1A というやつを買いました。
……これは！ MDR-EX90 を越える自然さじゃないか！大人し過ぎてもっとドンシャリじゃないと物足りない感じもあります。イコライザーでカバーしましょう。
MDR-10R 系も試聴したのですけど、ドンシャリの派手さは好きだけど籠もりがひどくって 1A の魅力にはかないませんでした。安いけど、籠り方だけ聞くと 9000 円くらいのやつとあんまりかわらない感じするし、むしろ割高かも。
せっかくなのでハイレゾ用の音源も買いました。
mora であっという間にダウンロードできたので、「でかいと思ってたけど大したことねーな」と四曲くらい買ったところデータ転送しすぎ警告が来ました。
転送量見てみたら mora だけで 800MB 以上使ってました。一曲あたり 200MB 以上。
うわーでけぇ！ 怖い！！
同じ曲のハイレゾ版と AAC 版を聞き比べてみるとまるで別の音源なのですけど、冷静に考えるとこれはそもそも別の音源であって、比較のしようがない。
もちろん AAC だって、いいんですよ。
ハイレゾ版はなんていうか、アレだ、スタジオで聞いてる音だ。ヘッドフォンから鳴ってる音じゃない。
ああ、これはいい買い物した。
ハイレゾ音源でなくとも、 MDR-EX90 くらいの仕事は余裕でこなしてくれます。
なんだかんだ文句いいつつ XBA-40 を気に入って使っていたわけですが、これが XBA-40と同じくらいの値段ですよ。
家用にもうひとつ欲しい。
2015年5月6日水曜日
Altera SoC Helio で SDRAM の HPS/FPGA 共有(作業編)
前回の記事で詳細には踏み込んでいないものの、ほぼ必要な情報が揃っているはずです。
実際の作業を始めましょう。
でもまず、作業を始めるのにあたって必要なものが欠けています。
Helio として最低限動作可能な FPGA 側のリファレンス実装です。
生憎こちら、GSRD という枠組みについては詳しくなく、どこからどこまでが GSRD なのかはよくわからないのですが説明によると, Altera か Xilinx かにはよらず
FPGA(GHRD) + ARM SoC + Linux 環境 = GSRD
ということのようです。
Altera だろうとそうでなかろうと GSRD に従った設計がなされているものについてはある程度似たような環境が用意されているということですね。
ここで重要なのは、主に FPGA 側の設計のリファレンスデザインである GHRD (Golden Hardware Reference Design) のほうですね。
Getting Start Guide に従ってサンプルを動かした人ならば既に手元にあるはずです。
しかしながらドキュメントに従って cv_soc_devkit_ghrd.tar.gz をゲットしてしまった人は残念。理由はわかりませんがこれは Helio では動かず、 Helio には以下から専用のものを入手しましょう。
helio_ghrd_5csxc4_v14.*.zip が正解です(Quartus II のバージョンに合わせて選んでください)。
http://www.rocketboards.org/foswiki/Documentation/HelioResourcesForRev14
に一通りあります (ボードの Revision が 14 用。 Quartus のバージョンと紛らわしいですが、今はたまたまどっちも 14 です)。
間違えると回路が正しくても Linux がブートしなくなります。
なんというハメでしょうね。僕はこれにハマって二三日悩みました。(.sof イメージは焼いても電源を切ると揮発するので、復旧自体は簡単です)
GHRD の中身は全て Quartus II のプロジェクト及び Qsys で扱う IP とサンプルの helio_ghrd_top.v です。
自分でビルドしない限り、一切のビルド物は含まれていません。
helio_ghrd_top.v を開くと、殆どの信号は soc_system という下位回路に結線されているのがわかります。
その soc_system が GHRD の本体であり、 HPS のインターフェイスを実装した（あるいはこれから実装する）回路であります。
ところが soc_system の実装自体は .v としては付属しません。
soc_system は全て IP として提供されており、 soc_system.qsys から Qsys で生成して入手します。
このへんの手順は Getting Start Guide でも一通り説明されていますので、僕のような noob でも脳細胞が Hi-Z になったり X になったりすることなく進めました。
これからの作業は殆ど Qsys と普通のエディタで行います。 Quartus II はビルド（Analysis & Synthesis, Place & Route, Fitting) と死んで再起動くらいしかしません。
なぜここで GHRD を必要とするかはここまででお解りと思います。
このリファレンスデザインを Qsys でカスタマイズしたり、外部に設計した回路に繋げることでシステムを実装していくわけです。
どれを IP にしてくっつけるか、どれを外部に引き出すかは任意です。
これは信号の種類を見れば解る通り Avalon MM Slave のインターフェイスの形をしております。
hps_0 というインスタンス（下位回路への結線）は、ソフト的にいうと複数のインターフェイスを多重継承したようなイメージですね。
飽くまでこれはイメージで、実際には各信号ごとに wire が結線されております。
Qsys を使ってリファレンスデザインをカスタマイズしていくと書きましたが、 IP を変更すると毎回 "Generate HDL" を実行せねばならず、そこそこ時間がかかってしまいます。
ここはこのインターフェイスを外部に引き出して、 IP の外にある helio_ghrd_top.v で回路を実装したほうがよいでしょう。
helio_ghrd_top.v からは hps_0 の上位回路である soc_system しか見えません。
まずは hps_0 の f2h_sdram_data を soc_system に引き出さねばなりません。
普通の FPGA であればピンに出ているのですが、 SoC では外部といっても内部です。 ピンが出ているとは限りません。
このへんは Qsys を使い慣れていなければわからないので、身近なハード屋さんに助けてもらいました。
引き出したいインターフェイスを右クリックして "Export as" を選べばオッケーのようです。
hps_0 の上のほう、 f2h_sdram0_data の左側がタグのようになっています。これが外部に引き出せた状況です。
各カラムは左から Name, Description, Export name, Associate Clock となっております。
Export の column にある名前で上位回路に自動的に結線されます。
典型的には、
という名前になるようですね。
それから hps_0 を右クリックして "Edit" を選ぶと、プロパティシートから細かい設定を変更できます。
デフォルトは f2h_sdram_data のバス幅として 256bit が設定されています。
メモリのデータバスは 16+16bit で 32bit なので、まずはデータバスに合わせておこうと32 に変更します。
そして Generate HDL を再度行います。
この場合はこうなりました。
ところで、元々 f2h_sdram0_data はどこに繋がっているのでしょうか。
Export すればこのインターフェイスを外から使えるようになりますが、それだけでは元々ここに繋がっていた回路は使えなくなってしまいます。
f2sdram_only_master に繋がっているのは Qsys 上でも確認できますが、この副作用を看過できるかどうかは f2sdram_only_master の先を注意深く調べる必要があります。
調べてみたところ、これは幾つかの FIFO を経由して JTAG に繋がっていました。
JTAG からのリクエストを非同期で処理するための回路のようです。
SDRAM Controller はこれを調停可能なはずですが、今回は華麗にカットしました。
メモリアクセスの方法は、基本的な同期 RW 以外にもパイプラインリード、バースト転送などがありますが、今回はまず基本的なライトだけを実装します。
Figure 3-3: Read and Write Transfers with Waitrequest の右半分がそれです。
言葉で説明すると、
a. (Master が)パラメータを設定して Write を立てると
b. ビジー状態を示す WaitRequest が(Slave によって) 1 にドライブされ、
c. 書き込みが完了すると (Slave によって) WaitRequest が 0 にドライブされるので、
d. (Master は)パラメータは次のクロックの立ち上がりまでは保持し続けること
ということです。
今度は W と R がゲシュタルト崩壊しそうなので WaitRequest は Busy と読み替えたほうがいいかも知れません。
Write を立てるときには WaitRequest は(あと当然 Write も) 0 でなければいけません。
書き込みのパラメータはアドレス、書き込みマスク(byteenable)、書き込むデータの三つです。
これらパラメータが設定されるのは Write と同時かそれ以前で、クロック同期である必要はありません。（書き込みデータだけは WaitRequest が立つ瞬間まで遅延できるようです）
今回はバーストライトではないので burstcount は 1 のままにします。
byteenable はかなり使い手のあるパラメータで、実際に書き込むバイトを自由に設定できます。バイト同士が連続である必要も、popcount が 2^n でなければならないといった制約もありません。
1 ワードのデータを書き込むだけならただの組み合わせ回路でもできるのですが、やはり沢山書いてみたいので少し凝りましょう。
WaitRequest と書き込み信号をイベントとしたクロック同期する FSM を中心に構成しましょう。
そうしておくことで、連続したリクエストに対しても d の制約を満たすことができます。
しなくてもいいのですが、現時点でバッティングしてよいことは何もありませんのでとりあえず 512MB ずつ半分にして HPS には 0x000000000-0x1fffffff, FPGA には 0x20000000-0x3fffffff としておきましょう。
これは完全に自由にできるわけではありません。FPGA 側がハイアドレスを使うことは決まっていますし、アドレス空間の最上位 1GB の空間は予約されています。
詳細は Device Handbook Volume 3: 9-11 Boot ROM Mapping をご覧ください。
そんなに情熱を注ぐところでもないです。
HPS 側で物理メモリを制限するためには、 Linux の boot に UART で割り込んで抑制し、 代わりに上がってくる SOPC shell 上で editenv コマンドを使って mmcboot 環境変数に書き込めばよいです。
言葉で書くとなんか大変そうに見えますが EFI shell とか EPROM shell みたいなもんです。
こちらの blog の JTAG を使って DDR3 をシェアする記事が大変大変参考になります。
出来上がった回路はこうなりました。
なんか色々怪しいですが。
https://github.com/roentgen/sdram_helio/blob/master/helio_ghrd_top.v
CPU とのインターフェイスは、今や SDRAM さえ使用可能ですが、最もお気楽な方法としては MemoryMapped-IO があります(以下 MMIO)。
今回はハードウェアらしく MMIO を使います。
MMIO は、CPU からコントロールレジスタが見えないようなデバイスを扱うのにとても歴史がある方法で、個人的にも古い友人のような感慨があります。
この方法では物理アドレスの一部を予約し、そこに対する CPU からのアクセスを（メモリではなく）外部バスにリダイレクトするのです。
リダイレクト先は（典型的には） FPGA のレジスタになります。
……と、理論上は簡単なのですが、 Altera SoC におけるここの実装は相当に複雑です。
Device Handbook Volume3: 8-3 HPS-FPGA Bridges Block Diagram and System Integration の Figure 8-1 をご覧くださいませ。
HPS->FPGA と FPGA->HPS 二つのブリッジがあるのはわかるのですが、その間に Lightweight HPS-to-FPGA Bridge なるものが介在しています。
これらは AHB/AXI なのですが、にも関わらず soc_system の IP 上見えているのは AvalonMM Slave です。
32bit アクセスだけは lightweight を通って、64bit はネイティブにそれぞれのブリッジ上を通る。 128bit はブリッジ上の FIFO で分割される……という風に読めますがそれにしては AHB の Master/Slave が逆のようにも思いますし、よくわからないです。
よくわからないものの、使い方は非常に簡単です。
一つだけ注意することがありましたが、それだけです。
GHRD にはとてもよいサンプルとして sysid_qsys と led_pio という二つの IP が組み込まれています。
MMIO の物理アドレス 0x10000 からとなっていますが、実際は FGPA ペリフェラルの物理アドレス空間は 0xff200000 からなのでここからのオフセットです。
物理アドレス 0xff210000 がこのレジスタです。
コードも簡単で、ここへのアクセスに対し定数を readdata に突っ込むだけのコードになっています。
インターフェイスは Avalon-MM Slave になります。
ただし、前述した HPS-to-FPGA Peripheral のよくわからないことの一つでよくわからないままなのですが、どうやら注意しなければいけないことがあります。
IP を設計するときは Avalon-MM Slave と思っておいていいのですが Qsys で繋ぐときに h2f_lw_axi_master とも接続しないとこの単純な回路さえ値が見えません。
sysid_qsys を見てみると fpga_only_master の Avalon MM Master に繋ぐだけでなく、 hps0 の h2f_lw_axi_master とも接続されています。
インターフェイスには出て来ない AXI を接続しなければいけないとは、記述的にはまったく想像がつかないです。
ですがたしかに HPS-to-FPGA Peripheral のブロック図からすると、ここのブリッジは AXI でのみ繋がっているはずで Avalon ではないはずです。
つまり、バスが AXI であっても Avalon に見せる魔術があるのだろうとは予想されますが、今回枝葉なのであまり詳しくみてません。「へー、なるほどねー」くらいのことです。
lw (Lightweight)なのは MMIO の幅が 32bit だからなのでしょうか。64bit か 128bit のときは別のマスタと接続する必要があるのかも知れませんが、オービターがうまいことやってくれるような気もします。
一方、書き込むほうは led_pio を参考にしたほうがよいでしょう。
有意な writedata があるときだけライトストローブが有効になるようにします。
assign wr_strobe = chipselect && write;
この wr_strobe を見て内部のレジスタを変更するようにすればよいです。
state_splat は 1bit reg, wd は 8bit reg です。 その他、サイクルカウンタに使ったレジスタなどが見えますが、重要なのは state_splat だけです。
always @(posedge clk or posedge rst) begin
if (rst == 1) begin
state_splat = 0;
wd = 0;
end
else if (clk) begin
if (wr_strobe) begin
state_splat <= writedata ? 1 : 0;
wd <= writedata[7:0];
end
end
end
assign readdata[31] = reset_n;
assign readdata[30] = mem_rst;
assign readdata[29] = state_splat;
assign readdata[28:8] = regcc[31:11];
assign readdata[7:0] = wd;
これを module に仕立て上げ IP として Qsys に追加しましょう。
コードはこちら。
https://github.com/roentgen/sdram_helio/blob/master/mem_sdram_interface.v
具体的な手順は……スクリーンショットを保存しておらずですね……再びこちらの記事がとてもとても参考になります。ありがとうございます。
Qsys は任意の .v を検証し、インターフェイスを明示的に選ばせることで IP として使用可能にします。
(.v はそのまま soc_system/synthesis/submodules/ 以下にコピーされる)
IP として登録するのに clock, reset が超重要です。
これは module の信号リストの順番が結構センシティブですので、信号リスト先頭から clock, reset の順番にしておいたほうが無難のようです。
reset は正論理か負論理かも設定できます(IP をインスタンス化するときにケアされます)。
正しく設定しておくと色々ご利益がありそうですが、よくわからんので今回は雑に設定しました。
名前はどうしてこんな長い名前にしてしまったのかと後悔しつつも mem_sdram_interface とし MMIO のベースアドレスは 0x10010 としました。
ちなみに qsys の検証は、簡単なシンタックスチェックが入るだけで合成はしません。
ですのでエラーがあると HDL を生成してからあとで Quartus II で発覚することになります。事前にチェックしときましょうね。面倒だからといって submodules 以下のファイルを直接いじったりしてはいけませんよ（実証済み）。
MMIO でゼロが書き込まれるまで、 memwrite_master はアドレスからアドレスまで定数を書き込み続けます。
Qsys ではこうなります。
一番下の mem_sdram_interface が MMIO の Slave です。
いくつかよぶんな信号線が生えていますが、これは後述するサイクルカウンタの値を設定するためのものです。
memwrite_master は IP にしてないのでここには出ません。
MMIO の物理アドレスを指定して mmap し、仮想アドレスに対して 32bit データを書き込むだけです。
1 を書き込むと memwrite_master が動きだし 0 を書くと止まります。
memwrite_master は動き続ける限りあるアドレスの範囲に書き込み続けます。
https://github.com/roentgen/sdram_helio/blob/master/addrmap.cpp
このプログラムは単純に、物理アドレス指定してコントロールレジスタのマップされてる領域と、実際に書き込みが行われる DDR3 上の領域を mmap し、ダンプします。
/dev/mem を open しますので、その権限が必要ですが、全てユーザーランドからコントロールできておりドライバは不要です。
(実際もっとページ属性を細かくコントロールしてやろうとか、カーネルモードでしか触れないレジスタを触ろうとか、 マルチプロセスに対応してやろうとかなるとドライバやカーネルモジュールを作る必要がでてきますが……)
open() システムコールのフラグに O_SYNC を指定しています。
最近のカーネルではこれを立てて /dev/mem を open すると uncached になるらしいです。
(kernel が STRICT_DEVMEM 付きでビルドされてないといけないようですが、たぶんそうなってるでしょう)
この場合のリセットの方法はいろいろあると思いますが、ハードリセットほどは単純でなく自律的にやるのは結構苦労しました。
簡単そうに見えたのですがね、リセット解除しないと次の実行を始められないので。
リセット解除は FSM を別に作るかそもそもワンショットパルスにするべきかはたまた CPU からやったほうがいいのかも知れませんが、この辺はノウハウを溜めないといけないな〜。
ともあれ、満身創痍ですがサイクルの測定はできました。
実行してみると物理アドレス 0x20000000 から 0x2000 * 32bytes の領域に書き込めています。
fin が立ったあと mem_sdram_interface の WE に間に合わないのかサイクルカウンタが終了時にリセットされてないように見えますが、開始時にリセットされているのでよしとしましょう。
なんと 0x10000 回の 32bit ライトアクセスで 500ms もかかった計算になります。
遅い！！
500KB/s しか出てないじゃないか！
一回のライトリクエストごとに 390 サイクル (7us@50MHz) かかったことになります。
大体 40-50 サイクルじゃないかな〜と思っていたのに……これはちょっと遅過ぎます。
メモリは 200MHz 駆動だけどもコントローラは 50MHz だし、 SDRAM Controller がボトルネックになっているようです。
確かめてみるためにデータレートを上げてみます。
Qsys で HPS のプロパティシートを開き f2sdram0_data のビット幅を 256 に変更します。(32bit にしていた)
デフォルト 256 ですがメモリのデータバスが 32bit だし 256 は厳しかろうと思っていたのですが、メモリバンドネックではなさそうなので 256 で試します。
memwrite_master の wire 幅にも影響があるのでそっちも修正して試してみると……。
結果はトータル 0x061a << 3 カウント。 1 トランザクションあたりのサイクル数は 390 で同じでした。
ただしトランザクション回数が 1/8 になったぶんバスバンドはリニアに向上し 4MB/s 程度出ます。かかった時間も 60msec 程度と大人しめ。
Avalon MM の Master/Slave 間にブリッジが存在しないのであれば、 Multiport SDRAM Controller のクロックが低過ぎるか、スマートすぎて DDR3 の帯域を生かせないということです。
ただしまだ結論は出せません。
だってメモリコントローラがバスネックになるのじゃ ARM から見ても DDR3 の帯域がでないはずで、じゃあ DDR3 を積む必要なんかないじゃないかということになります。
SDRAM Controller Subsystem の説明ではコントローラへのアクセスは AXI だったはず。
ならば現時点の仮説は
1. Avalon が悪い。 AXI を使え
2. メモリコントローラの実力だ。 バーストモードか DMA を使え
3. GHRD が悪い。 クロックを上げろ
の組み合わせということになります。
なぜ遅いかはまだ解らないにしても、ひとまず実験の結果は出ました。
まとめましょう。
実際の作業を始めましょう。
でもまず、作業を始めるのにあたって必要なものが欠けています。
Helio として最低限動作可能な FPGA 側のリファレンス実装です。
作業編
リファレンスデザインの入手
Helio は GSRD (Golden System Reference Design) というものに則って設計/実装/提供されています。生憎こちら、GSRD という枠組みについては詳しくなく、どこからどこまでが GSRD なのかはよくわからないのですが説明によると, Altera か Xilinx かにはよらず
FPGA(GHRD) + ARM SoC + Linux 環境 = GSRD
ということのようです。
Altera だろうとそうでなかろうと GSRD に従った設計がなされているものについてはある程度似たような環境が用意されているということですね。
ここで重要なのは、主に FPGA 側の設計のリファレンスデザインである GHRD (Golden Hardware Reference Design) のほうですね。
Getting Start Guide に従ってサンプルを動かした人ならば既に手元にあるはずです。
しかしながらドキュメントに従って cv_soc_devkit_ghrd.tar.gz をゲットしてしまった人は残念。理由はわかりませんがこれは Helio では動かず、 Helio には以下から専用のものを入手しましょう。
helio_ghrd_5csxc4_v14.*.zip が正解です(Quartus II のバージョンに合わせて選んでください)。
http://www.rocketboards.org/foswiki/Documentation/HelioResourcesForRev14
に一通りあります (ボードの Revision が 14 用。 Quartus のバージョンと紛らわしいですが、今はたまたまどっちも 14 です)。
間違えると回路が正しくても Linux がブートしなくなります。
なんというハメでしょうね。僕はこれにハマって二三日悩みました。(.sof イメージは焼いても電源を切ると揮発するので、復旧自体は簡単です)
GHRD の中身は全て Quartus II のプロジェクト及び Qsys で扱う IP とサンプルの helio_ghrd_top.v です。
自分でビルドしない限り、一切のビルド物は含まれていません。
helio_ghrd_top.v を開くと、殆どの信号は soc_system という下位回路に結線されているのがわかります。
その soc_system が GHRD の本体であり、 HPS のインターフェイスを実装した（あるいはこれから実装する）回路であります。
ところが soc_system の実装自体は .v としては付属しません。
soc_system は全て IP として提供されており、 soc_system.qsys から Qsys で生成して入手します。
このへんの手順は Getting Start Guide でも一通り説明されていますので、僕のような noob でも脳細胞が Hi-Z になったり X になったりすることなく進めました。
これからの作業は殆ど Qsys と普通のエディタで行います。 Quartus II はビルド（Analysis & Synthesis, Place & Route, Fitting) と死んで再起動くらいしかしません。
なぜここで GHRD を必要とするかはここまででお解りと思います。
このリファレンスデザインを Qsys でカスタマイズしたり、外部に設計した回路に繋げることでシステムを実装していくわけです。
どれを IP にしてくっつけるか、どれを外部に引き出すかは任意です。
SDRAM Controller のインターフェイスを取り出す
soc_system の hps_0 というインスタンスに結線されている f2h_sdram_data というのが SDRAM Controller のインターフェイスです。これは信号の種類を見れば解る通り Avalon MM Slave のインターフェイスの形をしております。
hps_0 というインスタンス（下位回路への結線）は、ソフト的にいうと複数のインターフェイスを多重継承したようなイメージですね。
飽くまでこれはイメージで、実際には各信号ごとに wire が結線されております。
Qsys を使ってリファレンスデザインをカスタマイズしていくと書きましたが、 IP を変更すると毎回 "Generate HDL" を実行せねばならず、そこそこ時間がかかってしまいます。
ここはこのインターフェイスを外部に引き出して、 IP の外にある helio_ghrd_top.v で回路を実装したほうがよいでしょう。
helio_ghrd_top.v からは hps_0 の上位回路である soc_system しか見えません。
まずは hps_0 の f2h_sdram_data を soc_system に引き出さねばなりません。
普通の FPGA であればピンに出ているのですが、 SoC では外部といっても内部です。 ピンが出ているとは限りません。
このへんは Qsys を使い慣れていなければわからないので、身近なハード屋さんに助けてもらいました。
引き出したいインターフェイスを右クリックして "Export as" を選べばオッケーのようです。
 |
| Export できた！ |
hps_0 の上のほう、 f2h_sdram0_data の左側がタグのようになっています。これが外部に引き出せた状況です。
各カラムは左から Name, Description, Export name, Associate Clock となっております。
Export の column にある名前で上位回路に自動的に結線されます。
典型的には、
(接続先インスタンス名)_(信号名)
という名前になるようですね。
バス幅の決定と HDL の再生成
それから hps_0 を右クリックして "Edit" を選ぶと、プロパティシートから細かい設定を変更できます。
デフォルトは f2h_sdram_data のバス幅として 256bit が設定されています。
メモリのデータバスは 16+16bit で 32bit なので、まずはデータバスに合わせておこうと32 に変更します。
そして Generate HDL を再度行います。
この場合はこうなりました。
input wire [29:0] hps_0_f2h_sdram0_data_address,あとはこれに対して Master となる回路を書けばメモリのアクセスが可能になります。
input wire [7:0] hps_0_f2h_sdram0_data_burstcount,
output wire hps_0_f2h_sdram0_data_waitrequest,
output wire [31:0] hps_0_f2h_sdram0_data_readdata,
output wire hps_0_f2h_sdram0_data_readdatavalid,
input wire hps_0_f2h_sdram0_data_read,
input wire [31:0] hps_0_f2h_sdram0_data_writedata,
input wire [3:0] hps_0_f2h_sdram0_data_byteenable,
input wire hps_0_f2h_sdram0_data_write,
ところで、元々 f2h_sdram0_data はどこに繋がっているのでしょうか。
Export すればこのインターフェイスを外から使えるようになりますが、それだけでは元々ここに繋がっていた回路は使えなくなってしまいます。
f2sdram_only_master に繋がっているのは Qsys 上でも確認できますが、この副作用を看過できるかどうかは f2sdram_only_master の先を注意深く調べる必要があります。
調べてみたところ、これは幾つかの FIFO を経由して JTAG に繋がっていました。
JTAG からのリクエストを非同期で処理するための回路のようです。
SDRAM Controller はこれを調停可能なはずですが、今回は華麗にカットしました。
Master の回路を書く
Avalon MM の仕様書より、タイミングチャートを調べて実装します。メモリアクセスの方法は、基本的な同期 RW 以外にもパイプラインリード、バースト転送などがありますが、今回はまず基本的なライトだけを実装します。
Figure 3-3: Read and Write Transfers with Waitrequest の右半分がそれです。
言葉で説明すると、
a. (Master が)パラメータを設定して Write を立てると
b. ビジー状態を示す WaitRequest が(Slave によって) 1 にドライブされ、
c. 書き込みが完了すると (Slave によって) WaitRequest が 0 にドライブされるので、
d. (Master は)パラメータは次のクロックの立ち上がりまでは保持し続けること
ということです。
今度は W と R がゲシュタルト崩壊しそうなので WaitRequest は Busy と読み替えたほうがいいかも知れません。
Write を立てるときには WaitRequest は(あと当然 Write も) 0 でなければいけません。
書き込みのパラメータはアドレス、書き込みマスク(byteenable)、書き込むデータの三つです。
これらパラメータが設定されるのは Write と同時かそれ以前で、クロック同期である必要はありません。（書き込みデータだけは WaitRequest が立つ瞬間まで遅延できるようです）
今回はバーストライトではないので burstcount は 1 のままにします。
byteenable はかなり使い手のあるパラメータで、実際に書き込むバイトを自由に設定できます。バイト同士が連続である必要も、popcount が 2^n でなければならないといった制約もありません。
1 ワードのデータを書き込むだけならただの組み合わせ回路でもできるのですが、やはり沢山書いてみたいので少し凝りましょう。
WaitRequest と書き込み信号をイベントとしたクロック同期する FSM を中心に構成しましょう。
そうしておくことで、連続したリクエストに対しても d の制約を満たすことができます。
メモリレイアウトを考える
回路の構成には関係ありませんが FPGA と HPS で物理アドレスを配分しなければいけません。しなくてもいいのですが、現時点でバッティングしてよいことは何もありませんのでとりあえず 512MB ずつ半分にして HPS には 0x000000000-0x1fffffff, FPGA には 0x20000000-0x3fffffff としておきましょう。
これは完全に自由にできるわけではありません。FPGA 側がハイアドレスを使うことは決まっていますし、アドレス空間の最上位 1GB の空間は予約されています。
詳細は Device Handbook Volume 3: 9-11 Boot ROM Mapping をご覧ください。
そんなに情熱を注ぐところでもないです。
HPS 側で物理メモリを制限するためには、 Linux の boot に UART で割り込んで抑制し、 代わりに上がってくる SOPC shell 上で editenv コマンドを使って mmcboot 環境変数に書き込めばよいです。
言葉で書くとなんか大変そうに見えますが EFI shell とか EPROM shell みたいなもんです。
こちらの blog の JTAG を使って DDR3 をシェアする記事が大変大変参考になります。
出来上がった回路はこうなりました。
なんか色々怪しいですが。
https://github.com/roentgen/sdram_helio/blob/master/helio_ghrd_top.v
CPU 向けのインターフェイスを用意する
起動したらずっとメモリに書き込み続ける回路ならば不要なのですが、それはちょっと熱や消費電力（それから精神衛生面）に優しくないので、 ARM 上で動くプログラムからメモリの書き込みと停止をコントロールできるようにしましょう。CPU とのインターフェイスは、今や SDRAM さえ使用可能ですが、最もお気楽な方法としては MemoryMapped-IO があります(以下 MMIO)。
今回はハードウェアらしく MMIO を使います。
MMIO は、CPU からコントロールレジスタが見えないようなデバイスを扱うのにとても歴史がある方法で、個人的にも古い友人のような感慨があります。
この方法では物理アドレスの一部を予約し、そこに対する CPU からのアクセスを（メモリではなく）外部バスにリダイレクトするのです。
リダイレクト先は（典型的には） FPGA のレジスタになります。
……と、理論上は簡単なのですが、 Altera SoC におけるここの実装は相当に複雑です。
Device Handbook Volume3: 8-3 HPS-FPGA Bridges Block Diagram and System Integration の Figure 8-1 をご覧くださいませ。
HPS->FPGA と FPGA->HPS 二つのブリッジがあるのはわかるのですが、その間に Lightweight HPS-to-FPGA Bridge なるものが介在しています。
これらは AHB/AXI なのですが、にも関わらず soc_system の IP 上見えているのは AvalonMM Slave です。
32bit アクセスだけは lightweight を通って、64bit はネイティブにそれぞれのブリッジ上を通る。 128bit はブリッジ上の FIFO で分割される……という風に読めますがそれにしては AHB の Master/Slave が逆のようにも思いますし、よくわからないです。
よくわからないものの、使い方は非常に簡単です。
一つだけ注意することがありましたが、それだけです。
GHRD にはとてもよいサンプルとして sysid_qsys と led_pio という二つの IP が組み込まれています。
 |
| これな |
物理アドレス 0xff210000 がこのレジスタです。
コードも簡単で、ここへのアクセスに対し定数を readdata に突っ込むだけのコードになっています。
インターフェイスは Avalon-MM Slave になります。
ただし、前述した HPS-to-FPGA Peripheral のよくわからないことの一つでよくわからないままなのですが、どうやら注意しなければいけないことがあります。
IP を設計するときは Avalon-MM Slave と思っておいていいのですが Qsys で繋ぐときに h2f_lw_axi_master とも接続しないとこの単純な回路さえ値が見えません。
 |
| （実際 sysid_qsys は接続されています） |
インターフェイスには出て来ない AXI を接続しなければいけないとは、記述的にはまったく想像がつかないです。
ですがたしかに HPS-to-FPGA Peripheral のブロック図からすると、ここのブリッジは AXI でのみ繋がっているはずで Avalon ではないはずです。
つまり、バスが AXI であっても Avalon に見せる魔術があるのだろうとは予想されますが、今回枝葉なのであまり詳しくみてません。「へー、なるほどねー」くらいのことです。
lw (Lightweight)なのは MMIO の幅が 32bit だからなのでしょうか。64bit か 128bit のときは別のマスタと接続する必要があるのかも知れませんが、オービターがうまいことやってくれるような気もします。
一方、書き込むほうは led_pio を参考にしたほうがよいでしょう。
有意な writedata があるときだけライトストローブが有効になるようにします。
assign wr_strobe = chipselect && write;
この wr_strobe を見て内部のレジスタを変更するようにすればよいです。
state_splat は 1bit reg, wd は 8bit reg です。 その他、サイクルカウンタに使ったレジスタなどが見えますが、重要なのは state_splat だけです。
always @(posedge clk or posedge rst) begin
if (rst == 1) begin
state_splat = 0;
wd = 0;
end
else if (clk) begin
if (wr_strobe) begin
state_splat <= writedata ? 1 : 0;
wd <= writedata[7:0];
end
end
end
assign readdata[31] = reset_n;
assign readdata[30] = mem_rst;
assign readdata[29] = state_splat;
assign readdata[28:8] = regcc[31:11];
assign readdata[7:0] = wd;
これを module に仕立て上げ IP として Qsys に追加しましょう。
コードはこちら。
https://github.com/roentgen/sdram_helio/blob/master/mem_sdram_interface.v
具体的な手順は……スクリーンショットを保存しておらずですね……再びこちらの記事がとてもとても参考になります。ありがとうございます。
Qsys は任意の .v を検証し、インターフェイスを明示的に選ばせることで IP として使用可能にします。
(.v はそのまま soc_system/synthesis/submodules/ 以下にコピーされる)
IP として登録するのに clock, reset が超重要です。
これは module の信号リストの順番が結構センシティブですので、信号リスト先頭から clock, reset の順番にしておいたほうが無難のようです。
reset は正論理か負論理かも設定できます(IP をインスタンス化するときにケアされます)。
正しく設定しておくと色々ご利益がありそうですが、よくわからんので今回は雑に設定しました。
名前はどうしてこんな長い名前にしてしまったのかと後悔しつつも mem_sdram_interface とし MMIO のベースアドレスは 0x10010 としました。
ちなみに qsys の検証は、簡単なシンタックスチェックが入るだけで合成はしません。
ですのでエラーがあると HDL を生成してからあとで Quartus II で発覚することになります。事前にチェックしときましょうね。面倒だからといって submodules 以下のファイルを直接いじったりしてはいけませんよ（実証済み）。
出来上がりの確認
MMIO で非ゼロを受けて memwrite_master を駆動するシステムができました。MMIO でゼロが書き込まれるまで、 memwrite_master はアドレスからアドレスまで定数を書き込み続けます。
Qsys ではこうなります。
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| 全体像 |
いくつかよぶんな信号線が生えていますが、これは後述するサイクルカウンタの値を設定するためのものです。
memwrite_master は IP にしてないのでここには出ません。
CPU 側のプログラム
とりあえず動かしてみるために、ちょっとしたプログラムを書いて回路をキックします。MMIO の物理アドレスを指定して mmap し、仮想アドレスに対して 32bit データを書き込むだけです。
1 を書き込むと memwrite_master が動きだし 0 を書くと止まります。
memwrite_master は動き続ける限りあるアドレスの範囲に書き込み続けます。
https://github.com/roentgen/sdram_helio/blob/master/addrmap.cpp
このプログラムは単純に、物理アドレス指定してコントロールレジスタのマップされてる領域と、実際に書き込みが行われる DDR3 上の領域を mmap し、ダンプします。
/dev/mem を open しますので、その権限が必要ですが、全てユーザーランドからコントロールできておりドライバは不要です。
(実際もっとページ属性を細かくコントロールしてやろうとか、カーネルモードでしか触れないレジスタを触ろうとか、 マルチプロセスに対応してやろうとかなるとドライバやカーネルモジュールを作る必要がでてきますが……)
open() システムコールのフラグに O_SYNC を指定しています。
最近のカーネルではこれを立てて /dev/mem を open すると uncached になるらしいです。
(kernel が STRICT_DEVMEM 付きでビルドされてないといけないようですが、たぶんそうなってるでしょう)
サイクルカウンタを実装してパフォーマンスを測定する
これは後付けですが、パフォーマンスを測定するためのサイクルカウンタを実装して、メモリの fill が終わったら fin を上げて自律的にリセットしてサイクルカウンタを MMIO のレジスタに書き込み、 CPU からサイクル数を計測できるようにもしましょう。この場合のリセットの方法はいろいろあると思いますが、ハードリセットほどは単純でなく自律的にやるのは結構苦労しました。
簡単そうに見えたのですがね、リセット解除しないと次の実行を始められないので。
リセット解除は FSM を別に作るかそもそもワンショットパルスにするべきかはたまた CPU からやったほうがいいのかも知れませんが、この辺はノウハウを溜めないといけないな〜。
ともあれ、満身創痍ですがサイクルの測定はできました。
実行してみると物理アドレス 0x20000000 から 0x2000 * 32bytes の領域に書き込めています。
fin が立ったあと mem_sdram_interface の WE に間に合わないのかサイクルカウンタが終了時にリセットされてないように見えますが、開始時にリセットされているのでよしとしましょう。
結果
master 側の fpga_clock50 は 50MHz です。なんと 0x10000 回の 32bit ライトアクセスで 500ms もかかった計算になります。
遅い！！
500KB/s しか出てないじゃないか！
一回のライトリクエストごとに 390 サイクル (7us@50MHz) かかったことになります。
大体 40-50 サイクルじゃないかな〜と思っていたのに……これはちょっと遅過ぎます。
メモリは 200MHz 駆動だけどもコントローラは 50MHz だし、 SDRAM Controller がボトルネックになっているようです。
確かめてみるためにデータレートを上げてみます。
Qsys で HPS のプロパティシートを開き f2sdram0_data のビット幅を 256 に変更します。(32bit にしていた)
デフォルト 256 ですがメモリのデータバスが 32bit だし 256 は厳しかろうと思っていたのですが、メモリバンドネックではなさそうなので 256 で試します。
memwrite_master の wire 幅にも影響があるのでそっちも修正して試してみると……。
結果はトータル 0x061a << 3 カウント。 1 トランザクションあたりのサイクル数は 390 で同じでした。
ただしトランザクション回数が 1/8 になったぶんバスバンドはリニアに向上し 4MB/s 程度出ます。かかった時間も 60msec 程度と大人しめ。
Avalon MM の Master/Slave 間にブリッジが存在しないのであれば、 Multiport SDRAM Controller のクロックが低過ぎるか、スマートすぎて DDR3 の帯域を生かせないということです。
ただしまだ結論は出せません。
だってメモリコントローラがバスネックになるのじゃ ARM から見ても DDR3 の帯域がでないはずで、じゃあ DDR3 を積む必要なんかないじゃないかということになります。
SDRAM Controller Subsystem の説明ではコントローラへのアクセスは AXI だったはず。
ならば現時点の仮説は
1. Avalon が悪い。 AXI を使え
2. メモリコントローラの実力だ。 バーストモードか DMA を使え
3. GHRD が悪い。 クロックを上げろ
の組み合わせということになります。
なぜ遅いかはまだ解らないにしても、ひとまず実験の結果は出ました。
まとめましょう。
- FPGA と HPS で SDRAM を共有することは（解ってしまえば）簡単だ
- Avalon MM 同期 Write を使ったメモリの書き込み@50MHz ではメモリの帯域が出せない(256bit でも 2MB/s が上限)
- ライトトランザクションにはデータ幅によらず 390 サイクル, 7us@50MHz かかる
2015年5月5日火曜日
Altera SoC 開発ボード Helio
一時期、なんか上司氏と顔を合わせるたびに「VHDL 書ける？」と聞かれていたのですよ。月刊インターフェイスの読者であった僕は勿論それがどういうものかは大体知っているけど上司に向かって「書けます」というのは純粋な嘘になるので
「知りません、書けません」
と逃げ回っていたのです。
ところが最近身近で FPGA ブームが起きていまして、 DE1 を買って来たのです。
DE1 は低価格で Sound DAC や DSUB を備えた楽しいボードなのですが、気軽に使える IO はプッシュボタンと 7SEG と LED くらいなので LED 光らせる(いわゆる L チカ)などラボの講義を終えたくらいで止まっておりました。
(だっていきなり音とか出したら耳ぶっ壊れそうだし、 DSUB のモニターなんかもうないよ……)
ところが最近よいものが DE1 の価格帯で売っていると聞きました。
Altera SoC Cyclone V の評価ボード Helio です。
CycloneV はデュアルコア ARM SoC に FPGA fabric をオンダイに搭載したものです。
FPGA として見ても、 DE1 の Cyclone II から見ればとても豪華なものです。
Helio ボード上には UART, JTAG, USB Blaster, Ethernet, DDR3, USB(OTG), MMC が実装されており、すぐ MMC で Linux をブートして LAN 上に見ることができます。
Ethernet, DDR3 は説明不要でしょう. UART はシリアルポート, JTAG はデバッグインターフェイス, USB Blaster は FPGA の再構成デバイス, USB(OTG) は Host にもなれる USB コントローラー、 MMC はマルチメディアカードです。
どれも実績と人気のあるパーツでまとまっております。
HDMI や DVI がないくらいです。
さて、ところが FPGA fabric を搭載した ARM なんて使ったことがありません。
例えば ARM はメモリを混成しておらず、ボード上の DDR3 を使いますが、 FPGA から DDR3 を使えるのでしょうか。
FPGA からはどのバスで DDR3 を叩くのがベストな方法でしょうか。
ここでは FPGA から DDR3 に書き込んで ARM から読むのを目標に、 Cyclone V のアーキテクチャを見ていこうと思います。
Helio の開発元である rocketboards のサイトに丁寧な Getting Start Guide がありますのでそれを見て行ってください。
Helio には SD カードが付属していますが漢のブランクであります。
ラズベリなんかだとちょっとお金を払うだけで u-boots で起動する Linux のイメージを焼いたものが付属しますが、イメージは rocketboards に各種ありますので好きなものをダウンロードして dd で焼きます。
一番シンプルなものでも httpd,sshd くらいは動いてくれます。これで充分でしょう。
起動すると DHCP で勝手に IP アドレスを取得します。
UART は Linux の起動に割り込むのに必要ですので常時繋いでおきます。
FPGA の再構成に使うケーブルも繋いでおいたほうがいいので、二本は必要ですね。
なくても Linux のブートくらいはできますが(ありがちな話ですが) UART は IP アドレスを確認するのにも必要です。
Helio では、何かがバグっているものか起動するたびに MAC アドレスが変わってしまいます。
このためルーターで IP を指定することもできません。会社で使うにはトラブルの元でしょう。
しかもブロードキャストに応答しないので、真っ先に static にしておきましょう。
Parallels9 for Mac + Ubuntu13.04 の環境に Quartus II 14.1 web edition を入れて使っています。
Quartus II は Altera によるいわゆる IDE で論理合成、配置配線といったソフトでいうところのビルドを行います。
Cyclone II などの古い FPGA は Quartus II 14.0 以降サポートを切られていますが、 Cyclone V では Quartus II 14.1 を使いましょう。
v14 以降は 64bit サポートもしています。(シミュレータである ModelSim は 64bit 対応ですがインストーラが 32bit というクソです)
詳しくは後述しますが Quartus II よりはその付属の Qsys というツールをよく使います。
Qsys はかつて SoC Builder と呼ばれていたソフトで、ハードウェアの情報から IP (ソフトでいうライブラリみたいなもの）をカスタムした一つの大きな回路とそのインターフェイスを生成するものです。
cmake みたいなもの……といえばいいでしょうか。
IP というと「高そう」とか思ってしまいますが、後述する GHRD というリファレンスデザインが既に IP として提供されています。
シミュレーションには敢えて ModelSim を使わず GHDL や icarus verilog を使っています。
GHDL は幸せでしたがこれは VHDL 用ですんで icarus verilog にしました。
ARM コア用にはツールチェインが提供されていますが、普通に arm-eabi 用の gcc を使うことにします。
(VM で clang ビルドしたら三日四日かかってもリンクが終わらなかったのでいったん諦めました)
ちなみに Quartus II は安定しているときは安定していますが、死ぬときは 10 分で死にます。
調べてみると Talkback を OFF にしていても定期的に CDN に https で何かのリクエストを送っており、これがタイムアウトすると割り込みハンドラの中で死んでいます。
場合によってこのリクエストは一度も発行されない状態で起動することもあるので、その場合は安定します。二度と終了しないでください。
あとアメリカが寝ている、日本時間の昼間には安定しています。
会社から帰って来て夜中に起動すると大体時間を無駄にすることになるので、「なるべく昼間にやる」「安定したら二度と終了しない」ルールで運用しています。
さてフローは、 Quartus II で .sof などのネットリストのファイルを生成し、 Programer という何とも漠然とした名前のツールでそれを FPGA に焼き、ボードの動きを確認することが目的になります。ボードには WARM/COLD のリセットボタンが付いていますが、これはどうやら HPS 側であって FPGA 側は焼いた時にリセットが走っているっぽいので、やらなくてもいいです。
（HPS 側をリセットしても FPGA 側のリセット信号は動きません。よくできている）
.sof は揮発性なので電源スイッチでハードオフすると飛んじゃいます。開発時には便利です。
Programmer は onboard USB Blaster を使って FPGA を再構成します。
Parallels9 for Mac ではゲスト OS の Ubuntu 側で USB Blaster の認識が安定しませんでした。(20 回に一回くらい？)
しかし VM の設定で USB3.0 サポートを切るとすんなり認識するようになりました。
Altera のドキュメント通り udev だけ設定しておけばドライバは不要です。
UART も伝統の FTDI 互換ですので(Linux では)ドライバ不要です。 Mac OSX でも marverics なら不要のはず。うちのは違うので知りませんが Arduino はドライバ不要でいけたのにこれはちょっとダメそうでした。
Quartus II でコンパイル(正確には論理合成)するソースは好きなエディタで書いてかまいませんが、 Qsys が生成する HDL は再度上書きされる可能性があります(標準では soc_system ディレクトリ以下に生成される)。
このへんは Qsys を使うときにまた詳しく書きます。
回路の HDL を書いたら(シミュレーション用のテストベンチも書いて)シミュレータで波形を見ましょう。
僕は icarus verilog と GHDL, gtkwave を使っています。
これらのシミュレータは論理合成をしてくれません。従って、シミュレータでは動いても、論理合成不可能な回路を書いている可能性があります。
その場合 Quartus II でエラーが発見されるので TAT が長くつらいです。
icarus verilog 0.9 では -S を付けてコンパイルすると論理合成を試します。この機能は開発中のようですが、シミュレーションできるが論理合成できない記述を発見するには大変役立ちました。
ここでは、要するに ARM 側のシステムのことです。 ARM の MPU コア以外にも L3 インターコネクトや AXI が含まれます。
Altera が決めてないことは全部 HPS だと思っていいのではないでしょうか。 ARM を主体に見ると軒先を貸して母屋に変な名前を付けられたように見えるかもですが、 ARM はそもそも IP で売ってるものですし、土地は元々 FPGA のものだっりします(今回 HPS の家屋を造り直すことはできませんが)。
これはドキュメントじゅうに現れる言葉ですので、何が何でも最初に覚えておかねばなりません。
本記事で主に扱うのは FPGA 側と ARM 側のやりとりの方法でありますから、これは即ち HPS Subsystem の使い方であるわけです。
右側の赤丸を付けたコンポネント、これがメモリコントローラです。
L2 キャッシュを経由せずに L3 インターコネクトから接続されていますので、ほぼ全コンポネントからこのメモリコントローラにアクセスすることができます。
FPGA fabric から直接このコントローラを叩くには FPGA-to-HPS SDRAM というのがヒントになるようです。
当然ながら——このレベルの混同はないと思いますが念のため断っておくと、ここでいうメモリコントローラは飽くまでメモリモジュールを制御するコントローラで、 MMU は含みません。
ARM の、ちょっと特殊な MMU はコア側に実装されております。つまり、物理アドレスが必要です。
FPGA-to-HPS SDRAM のインターフェイスについて更に調べていきます。
Figure.11-1 SDRAM Controller Subsystem High-Level Block Diagram によるとこの部分についての詳細が記述されています。
32-256bit の AXI か Avalon-MM を使って SDRAM Controller を制御できそうです。（ちなみに、 External Memory へ繋がる DDR PHY から HPS I/O Pins というバスは FPGA を経由しておりまして、メモリを好きなようにできそうです。ただそれをやってしまうと ARM 側が困ってしまうので、やりません）
AXI は ARM の定義する AMBA 第三世代か第四世代のバスアーキテクチャだったはず(うろ覚え)ですが、 Avalon-MM というのはあまり耳馴染みがありません。
Avalon, Altera, ARM, AXI, AMBA, AHB …… A から始まる用語がゲシュタルト崩壊しそうです。電話帳かよ！！
これは Altera が定義するインターフェイスのようで、使い方は簡単です。
仕様はこちらにございました。
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/manual/mnl_avalon_spec.pdf
シンプルな Master/Slave のアーキテクチャで、実際のバスアーキテクチャは任意に選ぶことができる……というようなものだった気がします。
SDRAM Controller に関しては直接繋がってるようなのであまり気にしませんでした。
データのリードライトを要求する側が Master で、物理的なレジスタやメモリにアクセスしてデータを提供するのが Slave です。
従って、この Avalon MM の Master を実装するのが今回の目的です。
実際の作業を始めましょう。
……ところがここまでで非常に長くなってしまったので、作業編は次の記事に回します。
つづく。
「知りません、書けません」
と逃げ回っていたのです。
ところが最近身近で FPGA ブームが起きていまして、 DE1 を買って来たのです。
DE1 は低価格で Sound DAC や DSUB を備えた楽しいボードなのですが、気軽に使える IO はプッシュボタンと 7SEG と LED くらいなので LED 光らせる(いわゆる L チカ)などラボの講義を終えたくらいで止まっておりました。
(だっていきなり音とか出したら耳ぶっ壊れそうだし、 DSUB のモニターなんかもうないよ……)
ところが最近よいものが DE1 の価格帯で売っていると聞きました。
Altera SoC Cyclone V の評価ボード Helio です。
CycloneV はデュアルコア ARM SoC に FPGA fabric をオンダイに搭載したものです。
FPGA として見ても、 DE1 の Cyclone II から見ればとても豪華なものです。
Helio ボード上には UART, JTAG, USB Blaster, Ethernet, DDR3, USB(OTG), MMC が実装されており、すぐ MMC で Linux をブートして LAN 上に見ることができます。
Ethernet, DDR3 は説明不要でしょう. UART はシリアルポート, JTAG はデバッグインターフェイス, USB Blaster は FPGA の再構成デバイス, USB(OTG) は Host にもなれる USB コントローラー、 MMC はマルチメディアカードです。
どれも実績と人気のあるパーツでまとまっております。
HDMI や DVI がないくらいです。
 | |
| Helio のメインコンポネント |
さて、ところが FPGA fabric を搭載した ARM なんて使ったことがありません。
例えば ARM はメモリを混成しておらず、ボード上の DDR3 を使いますが、 FPGA から DDR3 を使えるのでしょうか。
FPGA からはどのバスで DDR3 を叩くのがベストな方法でしょうか。
ここでは FPGA から DDR3 に書き込んで ARM から読むのを目標に、 Cyclone V のアーキテクチャを見ていこうと思います。
準備編
Linux の起動
とりあえず Helio ボード上で Linux くらい起動していなければ話になりません。Helio の開発元である rocketboards のサイトに丁寧な Getting Start Guide がありますのでそれを見て行ってください。
Helio には SD カードが付属していますが漢のブランクであります。
ラズベリなんかだとちょっとお金を払うだけで u-boots で起動する Linux のイメージを焼いたものが付属しますが、イメージは rocketboards に各種ありますので好きなものをダウンロードして dd で焼きます。
一番シンプルなものでも httpd,sshd くらいは動いてくれます。これで充分でしょう。
起動すると DHCP で勝手に IP アドレスを取得します。
UART は Linux の起動に割り込むのに必要ですので常時繋いでおきます。
FPGA の再構成に使うケーブルも繋いでおいたほうがいいので、二本は必要ですね。
なくても Linux のブートくらいはできますが(ありがちな話ですが) UART は IP アドレスを確認するのにも必要です。
Helio では、何かがバグっているものか起動するたびに MAC アドレスが変わってしまいます。
このためルーターで IP を指定することもできません。会社で使うにはトラブルの元でしょう。
しかもブロードキャストに応答しないので、真っ先に static にしておきましょう。
開発環境
ソフトの人向けに、まず開発環境とワークフローについて書いておきます。Parallels9 for Mac + Ubuntu13.04 の環境に Quartus II 14.1 web edition を入れて使っています。
Quartus II は Altera によるいわゆる IDE で論理合成、配置配線といったソフトでいうところのビルドを行います。
Cyclone II などの古い FPGA は Quartus II 14.0 以降サポートを切られていますが、 Cyclone V では Quartus II 14.1 を使いましょう。
v14 以降は 64bit サポートもしています。(シミュレータである ModelSim は 64bit 対応ですがインストーラが 32bit というクソです)
詳しくは後述しますが Quartus II よりはその付属の Qsys というツールをよく使います。
Qsys はかつて SoC Builder と呼ばれていたソフトで、ハードウェアの情報から IP (ソフトでいうライブラリみたいなもの）をカスタムした一つの大きな回路とそのインターフェイスを生成するものです。
cmake みたいなもの……といえばいいでしょうか。
IP というと「高そう」とか思ってしまいますが、後述する GHRD というリファレンスデザインが既に IP として提供されています。
シミュレーションには敢えて ModelSim を使わず GHDL や icarus verilog を使っています。
GHDL は幸せでしたがこれは VHDL 用ですんで icarus verilog にしました。
ARM コア用にはツールチェインが提供されていますが、普通に arm-eabi 用の gcc を使うことにします。
(VM で clang ビルドしたら三日四日かかってもリンクが終わらなかったのでいったん諦めました)
ちなみに Quartus II は安定しているときは安定していますが、死ぬときは 10 分で死にます。
調べてみると Talkback を OFF にしていても定期的に CDN に https で何かのリクエストを送っており、これがタイムアウトすると割り込みハンドラの中で死んでいます。
場合によってこのリクエストは一度も発行されない状態で起動することもあるので、その場合は安定します。二度と終了しないでください。
あとアメリカが寝ている、日本時間の昼間には安定しています。
会社から帰って来て夜中に起動すると大体時間を無駄にすることになるので、「なるべく昼間にやる」「安定したら二度と終了しない」ルールで運用しています。
さてフローは、 Quartus II で .sof などのネットリストのファイルを生成し、 Programer という何とも漠然とした名前のツールでそれを FPGA に焼き、ボードの動きを確認することが目的になります。ボードには WARM/COLD のリセットボタンが付いていますが、これはどうやら HPS 側であって FPGA 側は焼いた時にリセットが走っているっぽいので、やらなくてもいいです。
（HPS 側をリセットしても FPGA 側のリセット信号は動きません。よくできている）
.sof は揮発性なので電源スイッチでハードオフすると飛んじゃいます。開発時には便利です。
Programmer は onboard USB Blaster を使って FPGA を再構成します。
Parallels9 for Mac ではゲスト OS の Ubuntu 側で USB Blaster の認識が安定しませんでした。(20 回に一回くらい？)
しかし VM の設定で USB3.0 サポートを切るとすんなり認識するようになりました。
Altera のドキュメント通り udev だけ設定しておけばドライバは不要です。
UART も伝統の FTDI 互換ですので(Linux では)ドライバ不要です。 Mac OSX でも marverics なら不要のはず。うちのは違うので知りませんが Arduino はドライバ不要でいけたのにこれはちょっとダメそうでした。
Quartus II でコンパイル(正確には論理合成)するソースは好きなエディタで書いてかまいませんが、 Qsys が生成する HDL は再度上書きされる可能性があります(標準では soc_system ディレクトリ以下に生成される)。
このへんは Qsys を使うときにまた詳しく書きます。
回路の HDL を書いたら(シミュレーション用のテストベンチも書いて)シミュレータで波形を見ましょう。
僕は icarus verilog と GHDL, gtkwave を使っています。
これらのシミュレータは論理合成をしてくれません。従って、シミュレータでは動いても、論理合成不可能な回路を書いている可能性があります。
その場合 Quartus II でエラーが発見されるので TAT が長くつらいです。
icarus verilog 0.9 では -S を付けてコンパイルすると論理合成を試します。この機能は開発中のようですが、シミュレーションできるが論理合成できない記述を発見するには大変役立ちました。
HPS
HPS とは Hard Processor System (再プログラム不可能なプロセッサとそのシステム)のことで、おそらくはこれは Altera の言葉と思います(Soft Processor ありきの言葉なのでね)。ここでは、要するに ARM 側のシステムのことです。 ARM の MPU コア以外にも L3 インターコネクトや AXI が含まれます。
Altera が決めてないことは全部 HPS だと思っていいのではないでしょうか。 ARM を主体に見ると軒先を貸して母屋に変な名前を付けられたように見えるかもですが、 ARM はそもそも IP で売ってるものですし、土地は元々 FPGA のものだっりします(今回 HPS の家屋を造り直すことはできませんが)。
これはドキュメントじゅうに現れる言葉ですので、何が何でも最初に覚えておかねばなりません。
本記事で主に扱うのは FPGA 側と ARM 側のやりとりの方法でありますから、これは即ち HPS Subsystem の使い方であるわけです。
HPS SDRAM Controller Subsystem
Cyclone V のマニュアル(の一部. Book3)より https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/hb/cyclone-v/cv_5v4.pdf "HPS SDRAM Controller Subsystem" の章、 Figure.11 がまさしく求める情報です。 |
| Altera SoC Cyclone V の全容 |
右側の赤丸を付けたコンポネント、これがメモリコントローラです。
L2 キャッシュを経由せずに L3 インターコネクトから接続されていますので、ほぼ全コンポネントからこのメモリコントローラにアクセスすることができます。
FPGA fabric から直接このコントローラを叩くには FPGA-to-HPS SDRAM というのがヒントになるようです。
当然ながら——このレベルの混同はないと思いますが念のため断っておくと、ここでいうメモリコントローラは飽くまでメモリモジュールを制御するコントローラで、 MMU は含みません。
ARM の、ちょっと特殊な MMU はコア側に実装されております。つまり、物理アドレスが必要です。
FPGA-to-HPS SDRAM のインターフェイスについて更に調べていきます。
Figure.11-1 SDRAM Controller Subsystem High-Level Block Diagram によるとこの部分についての詳細が記述されています。
AXI は ARM の定義する AMBA 第三世代か第四世代のバスアーキテクチャだったはず(うろ覚え)ですが、 Avalon-MM というのはあまり耳馴染みがありません。
Avalon, Altera, ARM, AXI, AMBA, AHB …… A から始まる用語がゲシュタルト崩壊しそうです。電話帳かよ！！
これは Altera が定義するインターフェイスのようで、使い方は簡単です。
仕様はこちらにございました。
https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/manual/mnl_avalon_spec.pdf
シンプルな Master/Slave のアーキテクチャで、実際のバスアーキテクチャは任意に選ぶことができる……というようなものだった気がします。
SDRAM Controller に関しては直接繋がってるようなのであまり気にしませんでした。
データのリードライトを要求する側が Master で、物理的なレジスタやメモリにアクセスしてデータを提供するのが Slave です。
従って、この Avalon MM の Master を実装するのが今回の目的です。
実際の作業を始めましょう。
……ところがここまでで非常に長くなってしまったので、作業編は次の記事に回します。
つづく。
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